基于两倍过采样的60 GHz系统并行定时同步*

卢大成，肖振宇，张昌明，金德鹏

(清华大学 电子工程系，北京100084)

0 引言

60 GHz毫米波无线通信可提供Gbps量级的通信速率，具有巨大的发展前景，其在高速传感器网络领域中也受到越来越广泛的关注［1］。由于60 GHz通信极高的数据速率，为缓解A/D转换器(ADC)的实现压力，降低系统的复杂度，在设计全数字接收机时需要尽量减少采样速率，因此，采用2倍符号，速率采样可以视为最合理的方案。

另一方面，为利用已有的信号处理芯片以实现实时信号处理，在系统实现时需采用并行处理结构，而为降低实现复杂度和减少硬件消耗资源，需采用较少的并行路数。

定时同步是通信系统设计中的关键部分，本文将研究适合于60 GHz毫米波通信的低复杂度的定时同步方案。传统的高速全数字并行定时同步主要是基于反馈方式而得以实现［2，3］，即先在现场可编程门阵列(field-programming gate array，FPGA)内计算定时相位误差，然后将其反馈到模拟时钟源并调整ADC采样频率。但当时钟源频率极高时(如2 GHz)，ADC采样调整难度极高。因此，对Gbps量级超高速并行定时同步设计，传统的反馈方式不再适用，而前馈方式更具有可行性。

传统的串行前馈定时同步通过时钟脉冲调整实现时钟频率同步，其中，时钟脉冲调整步长为ADC采样间隔。不过，这种方法不能直接用于并行前馈式定时同步;否则，时钟脉冲步长将是采样间隔的数倍(与采用的并行路数有关)。

文献［5］采用Gardner定时同步给出一种并行前馈式方案，不过其在FPGA内数控振荡器(numerically controlled oscillator，NCO)模块的工作时钟频率必须达到并行码元速率的两倍以上，因此，在ADC采样速率过高且并行路数较小时无法采用。

本文提出一种基于两倍过采样的先入先出(first input first output，FIFO)队列控制式并行前馈定时同步方案。本方案通过FIFO寄存器读写操作调整将采样级同步(高频段同步)转换成符号级同步(低频段同步)，且将定时误差经过一段时间累积并达到一定程度后才进行时钟脉冲调整。

然后，在Matlab Simulink平台上将提出的时钟频率调整方案与相关波形分析法结合搭建完整定时同步系统，通过仿真分析验证了提出的并行定时同步方案的可行性。

1 系统结构

1.1 60 GHz单载波系统传输帧结构

目前，在60 GHz毫米波通信方面有几个国际标准，其中，本文采用IEEE 802.11ad标准单载波系统的传输帧结构［6］，并将码元速率设定于 1 GHz。

图1为该标准给出的有效数据帧结构。数据帧采用块传输方式，每一个数据块包含448个负载码元，并在数据块中间插入长度为64的Golay序列作保护间隔，可以利用于载波跟踪、定时跟踪、频域均衡、帧同步等。

图1 IEEE 802.11ad单载波系统帧结构Fig 1 Frame structure of IEEE 802.11ad single carrier system

1.2 并行定时同步系统整体结构

图2为所设计的并行定时同步方案的整体结构，输入信号为1 GHz码元速率的QPSK零中频信号，ADC采样速率为2 GHz，采用的并行路数为4。采样信号通过串/并转换器和匹配滤波器输入到相关器模块，在此模块用相关波形分析方法计算定时误差，并据此输出判决控制信号。

图2 并行定时同步整体结构Fig 2 Overall structure of parallel timing synchronization

判决控制与插值模块按照相关器模块发出的控制信号进行判决和插值，其结果输入到FIFO控制模块。FIFO控制模块输出并行码元数据的同时输出时钟切换信号，最终时钟控制模块输出同步时钟。

2 定时同步原理

2.1 定时捕获

定时捕获即在一个码元内的几个采样点中找出离最佳判决点最近的采样点。IEEE 802.11ad标准为突发性数据传输方式，因此，同步进入时间要求尽量要短。为此，在数据帧内插入相关序列(Golay序列)实现定时捕获，其操作过程类似于扩频通信中的PN码捕获，且相关序列的捕获和定时捕获直接关联。

2.1.1 相关序列的捕获

本文采用滑动相关法实现相关序列的捕获［7］，即每输入一个采样点后计算输入数据和本地相关序列之间的相关值。图3为在两倍过采样下相关峰附近的几个相关点的形状(无定时误差时与本地时钟的相关函数)。

图3 两倍过采样时的相关函数Fig 3 Correlation function on twice-oversampling

当满足以下条件时认定为捕获到相关峰

其中，将定时误差定义为式(6)所示，其将用于后续的插值运算

2.1.2 相关序列捕获的并行算法

因采用4路并行模式，相关值计算模块每次计算4个相关值并将结果输入到相关值寄存器。相关值寄存器为由8个寄存单元组成的移位寄存器，每次输入4个相关值的同时将4个寄存单元的内容(5～8号)移动至另外4个寄存器单元(1～4号)。其中，相关峰的出现由5个相关点判定，在8个寄存单元中相关峰可能出现的位置为3号、4号、5号及6号，如图4所示。

图4 在相关值寄存器内相关峰的出现位置Fig 4 Location of correlation peak in correlation value register

本地时钟和发射端时钟之间无频偏时，相关峰的位置在此4个寄存单元中的某一个位置停留。如果本地时钟频率比发射时钟频率高，则相关峰的位置随着时间的推移向后移动(3号→4号→5号→6号→3号)。如果本地时钟频率比发射端时钟频率慢，则其向前移动(6号→5号→4号→3号→6号)。根据相关峰的位置变化可以判断出本地时钟的快慢(Early或Late)并输出判决控制信号。

2.1.3 主采样点的选择

由于ADC采样率为码元速率的2倍，因此，每个码元对应有2个采样点。定时恢复模块的任务是在此2个采样点中选择一个离最佳判决点最近的采样点(将它叫做主采样点，另一个采样点叫做次采样点)，并进行插值而最终恢复码元。

因采用的并行路数为4，每次有4个采样点输入到解调器，而在此4个采样点中主采样点的位置是随机的，即是1号和3号或是2号和4号。1号和3为主采样点时在相关寄存器内相关峰出现的位置为3号或5号，而2号和4号为主采样点时相关峰的位置为4号或6号。按照此原理捕获到相关峰就可以选择出主采样点，然后根据定时误差结果进行插值。

2.2 定时跟踪

因收发端时钟频率不同，为保持同步在接收端需要进行时钟调整操作。为此，在反馈式时钟同步系统中通过反馈环路不断地调整ADC采样速率。在串行前馈式时钟同步系统由时钟脉冲挑选(分频倍数的调整)的方法来实现时钟频率同步，且此时脉冲调整步长为采样周期(图5(a))。但此方法无法应用在并行结构，因为在并行结构其运算时钟步长不再是采样周期而是其数倍(跟并行路数有关)。

为了在并行同步结构实现时钟频率调整而引入如下方法。图5(b)为将串行时钟频率调整原理应用在并行结构的方法。为便于论述对每次输入的4个采样点给予编号，并将主采样点用“1”来表示而次采样点用“0”来表示。

图5 在串行与并行结构时钟频率同步过程Fig 5 Timing frequency synchronization process in serial and parallel structure

判决控制模块在稳定状态时每次输出2个判决点(跟“1”对应的主采样点，图5中的粗线)。本地时钟比发射时钟慢时(Late状态)不但要对主采样点的位置进行调整(图5中上方块部分)，而且到某一时刻要多输出1个判决点(图5中下方块部分)，但此时“一个码元对一个判决点”的原则仍然不变。按同样的原理，本地时钟比发射时钟快时(Early状态)不断调整主采样点位置的同时到某一时刻少输出1个判决点。此“某一时刻”为在相关值寄存器中相关峰位置的跳变时刻。

在插值模块根据不同的定时误差用Farrow插值滤波器进行插值。将插值之后的判决数据写入到FIFO寄存器，与此同时从FIFO寄存器读出数据。

该寄存器为由16个寄存单元(1～16号)组成的循环寄存器，其读写操作由读写地址指针变量来控制。写入操作从9号开始，则读出操作从1号开始，即读写地址之间存在大小为8的差距。

无时钟频偏时，每次写入的数据和读出的数据同为4个，此后，读写地址指针变量以同样大小增长，这样读写地址之间可保持固定的差距。

存在时钟频偏时写入的数据个数不再是固定不变，而是到某个时刻就增加或减少一次，即5个(本地时钟滞后时)或3个(本地时钟超前时)。结果读写地址之间的差距随时变大或随时变小，本地时钟超前时到某一时刻此差距变为4(向写入方向计算)，本地时钟滞后时则变为12。此时将去除一个读出脉冲而少读一次，或插入一个读出脉冲而多读出一次。这样读写地址之间的差距恢复到原来的8，即读写之间保持平衡，这就类似于在串行结构下的时钟频率同步过程。图6为本地时钟滞后状态时该操作过程的示意图。

图6 本地时钟滞后时读出时钟的调整Fig 6 Adjustment of reading clock in the case of late

3 仿真结果

图7为在Matlab Simulink仿真平台下采用本文设计的同步方案的误码性能结果，其中，调制方式为QPSK，采样率为2 GHz，码元速率为1 GHz，码元时钟频偏为40×10-6，信道模型为AGWN，并行路数为4，且假定载波偏差为零并无信道失真。

图7 并行定时同步系统的误码性能Fig 7 Error code performance of parallel timing synchronization system

图7的结果表明:所设计的并行定时同步系统具有良好的误码性能，其性能损失约为0.7 dB。由于利用Golay序列的相关特性，只要接收到第一个Golay序列就可以进入到同步位，同步系统的鲁棒性很高甚至在超低信噪比的条件下(SNR为-5 dB)也能迅速捕获和保持同步。

4 结论

本文设计了基于两倍过采样的60 GHz通信系统全数字解调器的并行定时同步方案。

包括利用相关特性计算定时误差的方法，利用相关值寄存器迅速找出判决点的方法，以及利用FIFO模块产生出同步时钟和同步码元的方法，解决了在超高速并行处理系统中遇到的码元时钟频率调整问题。本文提出的方案对码元速率高且复杂度受限的60 GHz系统具有较强的应用价值，可以应用到其它系统的高速并行定时同步。

［1］简 伟.超高速毫米波无线传感通信系统［D］.北京:北京邮电大学，2011.

［2］陈 晖，易克初，李文铎.高速数字解调中的并行处理算法［J］.电子科学大学学报，2010，39(3):340-345.

［3］Lin Changxing，Shao Beibei，Zhang Jian.A high data rate parallel demodulator suted for FPGA imlementation［C］∥2010 Symposium on Intelligent Signal Processing and Communication Systems，ISPACS 2010，2010:1-4.

［4］曹 锦.高速OQPSK全数字解调器的同步算法研究与并行结构实现［D］.成都:电子科技大学，2007.

［5］杨 磊，陈金树.高速全数字解调器的并行码元同步设计［J］.微计算机信息(测控自动化)，2008，24(5-1):288-289.

［6］Cordeiro C，Abu-Surra S.PHY/MAC complete propo-sal.spacification［DB/OL］.［2010—05—18］.http:∥www.ieee802.org/11/Reports/tgad_update.html.

［7］王 军.地面数字电视广播的同步和信道估计算法研究［D］.北京:清华大学，2003.