一种基于DDS的信号源的设计与实现

顾赵宇　王平　傅其详

摘 要： 设计并实现了一种基于直接数字合成技术的信号源。因利用高性能FPGA芯片和板上大规模存储阵列，使该信号源可以按照直接数字频率合成（DDFS）和直接数字波形合成（DDWS）两种工作模式产生信号。首先阐述整个信号源的硬件基本结构，然后论述各个关键模块的具体设计，最后通过测试表明该信号源不仅可以产生线性调频、相位编码等各种常规信号，还可以产生各种自定义的复杂波形信号，且各项性能指标均达到设计要求。

关键词： 信号源； FPGA； DDS； 模块设计

中图分类号： TN955?34 文献标识码： A 文章编号： 1004?373X（2015）05?0051?03

Design and implementation of a signal generator based on DDS

GU Zhao?yu1， WANG Ping2， FU Qi?xiang1

（1. State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System， National University of Defense Technology， Changsha 410073， China； 2. Academic Achievements Office of Scientific Department， National University of Defense Technology， Changsha 410073， China）

Abstract： A radar/jamming signal generator based on direct digital synthesis （DDS） technology was designed and implemented. The signal generator based on advanced FPGA chip and large?scale memory array can work in two modes： DDFS and DDWS. The framework of the signal generator is elaborated in this paper. The design of each important module is revealed. The tested results verify that the generator can produce conventional signals such as linear?frequency?modulated signal and phase?coded signal， as well as complex user?defined radar signal. All the performance indexes of the signal generator can meet the design requirements.

Keywords： signal generator； FPGA； DDS； module design

0 引 言

近年来，随着现代科学技术的进步，信号源作为各种复杂系统的重要组成部分，得到了越来越广泛的应用，从而对于信号源的信号品质和波形样式都提出了更高的要求。性能优良的信号源对于提高系统的整体性能具有重要的意义。基于此，本文研究并设计了一种基于DDS技术的信号源，它具有两种工作模式，既可以产生常用的连续波、脉冲串、线性调频、相位编码等信号，还可以产生各种具有复杂波形的自定义信号，同时该系统采用标准6U的CPCI接口，可扩展性强，具有广阔的应用前景。

1 信号源工作原理

20世纪80年代以来，直接数字合成（Direct Digital Synthesis，DDS）技术得到了广泛的应用，与以往的模拟方法相比，DDS技术具有以下几个优点[1]： 一是稳定可靠；二是可以产生不同的波形，甚至是复杂波形，还能方便地改变信号的参数，更加灵活；三是信号的质量更多的是取决于存储器量化位数、数/模变换器的非理想特性和数字时钟的精度，因此能够保证较高的准确性。其中DDS技术主要分为基于相位累加的直接数字频率合成（DDFS）技术和基于波形存储直读的直接数字波形合成（DDWS）技术两种。DDFS技术通过相位累加、幅度查表以及数/模变换来产生所需要的模拟信号，其产生的信号具有相对带宽大、频率分辨率高、波形参数控制灵活等特点，但其与DDWS技术相比，生成波形样式的灵活性方面有所不足。DDWS技术是将预先存储的经理想采样的数字波形直接进行数模变换而得到所需的模拟信号，几乎可以产生任意波形[2?3]，但是信号长度受到存储器容量大小的制约，同时也提高了硬件成本。

本设计同时应用了上述两种技术，利用FPGA提供的DDS软核实现了DDFS技术，主要用来产生各种常规信号；利用板上的大规模存储阵列，实现了DDWS技术，主要用来产生各种具有复杂波形的自定义信号。

2 信号源系统硬件平台总体设计

2.1 系统主要性能指标

系统主要性能指标如下：

信号通道数：2个；

转换速率：300 MHz/s；

信号分辨率： 16 b；

通道间幅相一致性：幅度一致性优于0.5%，相位一致性控制在1°以内。

2.2 系统总体设计思路

本信号源基于标准CPCI接口，具有DDFS和DDWS两种工作模式，由上位机软件进行选择，系统结构图如图1所示。

在工作模式一时，利用计算机软件计算并通过串口下发信号参数，FPGA对串口下发的参数进行解析、存储、运算后得到波形控制字，然后调用DDS软核，通过相位累加、幅度查表得到需要的数字波形，最后通过DAC转换成模拟波形经过放大滤波输出。在工作模式二时，利用计算机软件直接下发数据，FPGA将数据存储到板上的SDRAM中，然后将SDRAM中的数据读取出来直接送到DAC转换成模拟信号。

3 关键技术实现

3.1 时钟模块设计与实现

稳定的相参时钟是整个系统能够运行的基础。本设计采用TI公司的CDCE62005来为系统中的各个模块提供稳定的相参时钟。该芯片是一款多输入/多输出的高性能时钟芯片，通过SPI进行配置，支持5路差分或10路单端输出，支持多种电平格式输出，综合模式下输出范围为4.25 MHz～1.175 GHz，在扇出模式下可达1.5 GHz；支持2路差分或5路单端输入，支持多种电平格式输入，其中接受40 kHz～1 500 MHz的LVPECL输入，最高800 MHz的LVDS输入，最高250 MHz的LVCMOS输入，2～42 MHz的晶振输入，可由SPI接口进行配置来选择；内置PLL/VCO和环路滤波器，在输出500 MHz的情况下相噪可达到-130 dBc/Hz。整个系统的时钟网络如图2所示。

时钟模块负责为FPGA、高速DAC以及大规模存储器提供时钟 ，同时也可以为其他板卡提供稳定的时钟信号。本设计中既可以通过外部输入时钟，也可以使用板上的25 MHz晶振来作为时钟芯片的输入，具有较大的灵活性。系统上电后，首先由板上50 MHz晶振将50 MHz时钟输入FPGA，经过DCM的数字频率合成后作为SPI配置时钟帮助时钟芯片完成配置，然后时钟芯片根据配置参数输出相应的时钟信号。

3.2 超高速DAC设计

高性能的数/模转换器件是信号源的核心，本设计采用了TI公司16 b、1 Gb/s的高性能器件DAC5681，该芯片的数据输入采用LVDS电平格式，既可以提供较高的数据率，又可以有效抑制共模干扰。该模块设计框图如图3所示。

在设计中，2片DAC以及各自后端的模拟电路严格按照对称放置，以确保两路信号的幅相一致性。同时对于DAC的模拟电源进行单独稳压，并在DAC周围铺设大面积的地，以减小电源噪声和数字部分的影响。

3.3 大规模存储阵列设计

本设计中采用2片美光公司的MT47H64M16系列DDR2 SDRAM来实现大容量数据的高速存储，每片SDRAM的存储容量为1 Gb，数据位宽为16 b。每路配置1片SDRAM，每片SDRAM采用单独的数据总线和地址控制总线，满足系统要求。2片SDRAM在FPGA的控制下完成数据的读/写，为了减少调试难度，本设计利用了XILINX提供的Memory Interface Generator（MIG）来开发DDR2控制器。控制器的设计主要包括：用户界面模块、时钟生成模块、数据接口模块和存储控制模块，其原理图如图4所示。

3.4 FPGA时序逻辑控制

本设计采用1片赛灵思公司的Spartan3a?DSP XC3SD1800A低功耗、高性能FPGA来完成整个系统的时序逻辑控制。该款芯片内部资源丰富[4]，有1.8M个逻辑门，37 440个Slice，260 Kb分布式RAM，1 512 Kb块RAM，84个 DSP48A Slice，运算速度达250 MHz，每对差分管脚的传输速率最高可达622 Mb/s，对于DDR2 SDRAM的传输速率可以支持达333 Mb/s。在整个系统中，FPGA主要承担以下任务：接收并解析上位机通过串口下发的命令并存储，转入所选择的工作模式；当工作在DDFS模式时，将从上位机获取的命令控制字进行运算，得到的波形控制字送入DDS核，产生标准的数字波形信号；当工作在DDWS模式时，进行数据缓冲和数据重排，将数据转换成符合DDR2 SDRAM位宽的数据，然后再写入DDR2 SDRAM中。产生地址和读、写等命令，将它们寄存在FIFO中，以便DDR2控制器调取，完成初始化、读、写、刷新等操作。建立与DDR2 SDRAM的数据输入/输出通道，使得数据能够顺利的写入或读出。FPGA时序逻辑状态图见图5。

4 测试结果分析

最后对本系统进行测试，测试环境：测试采用LeCroy WaveRunner 6200A示波器和安捷伦N9020A频谱仪。具体测试信号为：两路同时输出中心频率为40 MHz，带宽为40 MHz，脉宽为20 μs，脉冲重复周期为100 μs，初相为0°的线性调频信号；两路同时输出中心频率为50 MHz，码元长度为512，码元宽度为0.1 μs，脉冲重复周期为100 μs的M序列相位编码信号。测试见图6～图9。

5 结 语

本文给出了一种基于DDS技术的信号源设计方案，并在工程实践中得到了实现。该信号源产生信号的方式灵活，可以产生连续波、脉冲、线性调频、相位编码、各种调制噪声等复杂信号。通过测试表明，产生的两路信号幅度一致性优于0.5%，相位一致性优于0.5°，信号的杂散抑制优于60 dB；且该信号源的控制通过电脑串口发送数据，方便灵活、性能优良、通用性强，完全能够满足雷达/干扰基带信号产生的要求。

参考文献

[1] WU Xiao?qin， SONG Yin. Design and implementation of DDS based on VHDL [C]// 2007 8th International Conference on Electronic Measurement and Instruments. [S.l.]： [s.n.]， 2007， 2： 33?37.

[2] 陈波，黎向阳.基于FPGA的直接数字波形合成宽带信号源的设计与实现[J].火控雷达技术，2006，35（3）：56?59.

[3] 齐恒.高性能DDWS雷达信号发生器的设计与实现[D].杭州：浙江大学，2005.

[4] Xilinx. Spartan3a?dsp FPGA family data sheet [R]. USA： Xilinx， 2009.

[5] 祝明波，常文革，梁甸农.采用数字方法实现宽带线性调频信号产生[J].系统工程与电子技术，2000，20（5）：93?96.

[6] 戎强.基于DDS/FPGA的多波形信号源的研究[D].哈尔滨：哈尔滨工程大学，2008.

[7] 项圣文.DDS雷达信号源的性能分析和改进[D].西安：西安电子科技大学，2006.

[8] 陈波.通用宽带信号源的设计与实现[D].长沙：国防科技大学，2005.