低功耗数字化调制解调平台的设计与实现

周士雷，韩 刚

(1.中国电子科技集团公司第五十四研究所，河北 石家庄 050081；2.中国人民解放军91917部队，北京 102401)

0 引言

卫星通信是空间通信的一种形式，主要包括卫星固定通信、卫星移动通信和卫星直接广播三大领域[1]。由于卫星通信具有覆盖面大、频带宽、容量大、适用于多种业务、性能稳定可靠、机动灵活、不受地理条件限制以及成本与通信距离无关等优点，在通信和广播电视等领域得到了广泛应用[2]。

在卫星通信系统中，调制解调器主要完成业务数据和模拟中频信号的变换，把业务终端设备的数据流经过组帧、信道编码、基带调制和变频等处理后输出中频信号送至上变频设备，同时把经由下变频送至设备的中频信号经过解调及译码等处理后，送至业务终端[3]。

对于中低速调制解调器，目前有2种主流调制解调器设计方案：数字化中频调制解调方案和零中频调制解调方案。文献[4]给出了一种零中频调制解调设计方案，均使用模拟电路器件实现，优点是基带数字信号处理部分算法实现简单，实现时所需的FPGA资源较少，对FPGA的容量要求较低；缺点是中频电路复杂，中频模块的体积与功耗较大，同时其杂散、相位噪声和载漏等指标不易调整。文献[5-6]给出了一种数字化中频调制解调方案。相对于零中频调制解调方案的优点有：① 可靠性、一致性好。中频采样使得中频单元只需要进行变频处理。数字化处理不需要模拟器件在中频上进行正交调制解调，有效避免了模拟器件不一致带来的正交2路信号幅度不平衡问题。② 集成度、灵活性高。中频模块减少了正交调制解调电路后，体积大幅度缩减。信号处理完全由高集成度的FPGA实现，针对不同传输体制，实现算法可以进行灵活配置，同时便于系统更新升级。③ 模块化设计便于测试生产。中频变频模块为独立模块，输入输出指标易于测试，基带调制解调电路与中频变频模块可以单独调试，有利于硬件故障的分离及大规模批量生产，缺点是数字信号处理算法复杂。

随着设备小型化、模块化、低功耗和数字化等思想的提出，需要一种小型化、低功耗和数字化的调制解调模块来满足研制要求[7]。本文提出了一种基于FPGA+AD9364调制解调平台方案，该平台具有零中频调制解调方案和数字化中频调制解调方案的优点，并且在可靠性、集成度和可生产性方面的优点更为突出，大幅降低了调制解调实现的复杂度、体积和功耗。

1 总体设计

载波信号一般表示为：

s(t)=A(t)cos[wct+φ(t)]=

I(t)cos(wct)+Q(t)sin(wct)，

式中，wc为载波角频率：I(t)=A(t)cos(φ(t))为同相分量；Q(t)=-A(t)sin(φ(t))为正交分量。

经典的PSK信号的数字调制实现框图如图1所示。

图1 经典的PSK信号处理流程

基带信号(信息序列)进来之后进行映射、成型，此部分为数字信号处理部分，主要在数字信号处理器内部完成，调制部分主要由调制解调部分完成[9]。据此设计调制解调平台主要由接口模块、数字信号处理模块、调制解调模块、时钟管理模块和电源模块组成。其中接口转换模块主要完成业务数据和COMS电平的转换；数字信号处理完成编译码、基带调制解调和数字成型等处理；调制解调主要完成数字信号和中频模拟信号的变换；电源模块主要为整个调制解调平台提供电源；时钟管理模块主要为整个调制解调平台提供时钟和时钟变换处理等。

1.1 硬件设计

硬件设计主要由1片FPGA、1片单片机和2片AD9364组成。硬件设计原理框图如图2所示。数字数据传输接口是AD9364采用并行数据接口与FPGA之间进行数据传输。数据端口可以配置为单端CMOS 格式或差分LVDS格式。这2种格式都可以配置为多种方式，以满足数据时序和数据端口连接的系统需求，同时该总线传输是通过硬件握手信号来控制的。控制信号传输接口主要由串口和SPI接口。FPGA和单片机之间主要实现控制参数的传输，采用串口实现，电平形式采用单端CMOS 格式，单片机与2片AD9364的接口为SPI接口，主要传输AD9364的配置信息和状态信息。

图2 硬件设计原理

数字信号处理模块采用FPGA型号为Cyclone V 5CEFA9F23。Cyclone V系列采用了TSMC的28 nm低功耗工艺进行开发，满足目前大批量低成本应用对最低功耗、最低成本和最优性能的需求[10]。

AD9364功能比较强大，集成ADC和DAC，基带处理，基带调制解调与频综于一体。具体实现功能如下：集成12 bit DACs 和 ADCs；工作频带70 MHz～6 GHz；支持TDD，FDD；可调的通道带宽：<200 kHz～56 MHz；接收端自动增益控制；发射EVM：<-40 dB；集成浮点频综：2.4 Hz最大频综步进[11]。

AD9364的配置比较复杂，需要采用浮点计算的寄存器比较多，不适合采用FPGA直接配置，本设计采用单独一片单片机进行配置，采用的单片机型号为STC90C516RD+，利用其定时器、外部中断和串口通信等功能对AD9364进行配置。

1.2 软件设计

软件设计包括驱动程序设计和信号处理程序设计。驱动程序设计是平台开发不可分割的一部分，包含2个方面：① 运行在单片机中，针对AD9364配置的驱动程序设计；② FPGA中相关驱动程序的设计，包括接口设计、时钟和与外部的控制信息交互等功能。信号处理程序是指设计在驱动开发完毕后，针对调制解调体制设计的调制解调相关信号处理程序。

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1.2.1 AD9364驱动程序设计

AD9364的驱动程序实现的功能：① 单片机与FPGA通信，传输需要配置的参数；② 初始化AD9364寄存器和配置AD9364寄存器。配置AD9364功能模块较多，特点是顺序性比较强；单片机需要及时响应FPGA传输的参数，实时性要求较高。单片机程序设计需要兼顾这2个功能特点。

顺序结构是单片机程序中最简单、最常见的形式，主程序设计的顺序结构的程序结构简单，易于编写，然而随着任务的增多，各任务占用CPU 时间过长，可能导致排序靠后的任务无法按时执行甚至无法响应。可见，顺序结构的程序只能用于实时性要求不强，无中断事件处理的场合[12]。

中断处理模块独立于主程序，当硬件产生了中断请求并满足中断响应条件时，程序指针立即从顺序结构循环中跳出来，指向中断入口，执行中断服务程序。以中断服务为前台、以主程序为后台的结构设计，具有实时处理能力强、结构清晰等优点，获得了广泛的应用[13]。

驱动程序设计采用以中断服务为前台、以主程序为后台的结构设计。配置AD9364适合采用顺序结构，作为主程序设计；单片机与FPGA通信实时性要求比较高，作为中断服务程序设计。单片机主程序流程如图3所示。中断程序的流程框图如图4所示。

图3 AD9364的驱动主流程序程

图4 AD9364的驱动中断程序流程

1.2.2 FPGA内部驱动程序设计

FPGA内部驱动程序需要完成的功能有接口切换功能；与外部控制信息交互功能；与单片机通信，通过单片机配置AD9364功能。根据功能划分的功能模块如图5所示。控制模块主要完成解析外部控制命令、与单片机通信、配置AD9364、控制各个功能模块和上报状态信息的功能。接口切换模块主要完成网口和RS422同步口切换功能。时钟管理模块主要完成整片FPGA内的时钟管理工作。平台设计完成，开发出上述相关模块，并预留出调制解调相关接口。平台相关驱动完成后，就可以对其进行调制解调相关开发工作。

调制解调软件数据处理流程中对数据进行扰码、LDPC编码、组帧、星座映射和成型滤波。解调信号处理流程为数据进行匹配滤波后，进行定时恢复、载波恢复、解映射、LDPC译码和解扰，然后把数据送入接口切换模块。通过接口切换模块把数据送出FPGA[14]。软件模块组合框图如图5所示。

图5 软件模块组合框图

2 需要解决的问题和关键技术

2.1 基于收发分离射频芯片的零中频方案

传统零中频采样实现方案零中频调制解调方案调制解调均使用模拟电路器件实现，缺点是中频电路复杂，杂散相噪较差，EVM较低。传统零中频方案体积大，功耗高。

基于单芯片AD9364的中频方案有2个弊端：① 收发时钟互相干扰，改变调制数据的采样钟会影响解调数据的采样钟；② 针对调制和解调采用不同符号率的应用不能实现零中频采样技术，必须采用数字重采样处理技术，就会导致后端数字信号处理比较复杂。

基于收发分离的射频芯片零中频方案采用2片AD9364分别实现调制和解调。该方案中频电路较传统中频方案电路简单，杂散、相噪较好，EVM指标提高，体积小，功耗变低；较单芯片AD9364的中频方案可避免收发采样时钟的干扰，基带处理可以实现零中频处理。

2.2 基于单片机的射频芯片参数配置

AD9364的内部寄存器需要配置的数量多达上千个，其功能模块包含晶振时钟输入、基带锁相环频率设定及调理、接收与发送FIR滤波参数设定、数字数据接口设置、接收与发送射频端频点设定、接收增益及发射功率设定、低通滤波器参数设定以及正交校正与直流补偿等。并且其大量寄存器的参数配置需要浮点数乘法和除法。基于收发分离射频芯片的零中频方案需要2片AD9364，其配置工作量加倍，并且AD9364参数的更新实时性要求不高，只需在通信参数改变时配置，工作过程中不需要配置，其配置接口为SPI接口。

FPGA适用于并行计算，实时性较高，适合加法和整数乘法，但是浮点乘法和除法运算耗费资源巨大[15]。

单片机是指集成在一块芯片上的完整计算机系统，功耗低，体积小，成本低，处理非实时的浮点乘法和除法性价比远超过FPGA。因此，对AD9364的配置采用单片机。

FPGA和单片机之间通过串口通信，制定了可靠的传输协议。该协议规定了FPGA与单片机交互的信息(设置AD9364的参数)和状态格式。采用串口数据速率为9.6 kbps，一个起始位，8位数据位，一个停止位，无校验。该协议包含2种帧结构，FPGA的设置帧和单片机的回复帧，如表1和表2所示。

起始字节和结束字节固定填充1 B，为了保证可靠稳定的通信，在帧结构中加入校验字。设置帧中校验字为发频率、收频率、发采样率、收采样率、发带宽、收带宽和发电平的字节累加和，累加过程不进位。回复帧中校验字为收电平和设置帧校验字的字节累加和，累加过程不进位。

在通信过程中，FPGA比对设置帧校验字和回复帧中设置帧校验字是否相同，如果二者相同，代表参数被正确设置。如果二者不同或者收不到回复帧，需要重新发送设置帧。该协议保证了可靠通信。

表1 设置帧组成

设置帧组成所占字节/Byte起始字节1发频率4收频率4发采样率4收采样率4设置帧组成所占字节/Byte发带宽4收带宽4发电平4校验字1结束字节1

表2 回复帧组成

回复帧组成所占字节/Byte起始字节1收电平4设置帧校验字1校验字1结束字节1

3 性能测试结果与分析

采用基于FPGA+AD9364的方案进行了软硬件设计，实现了该方案。设计的新硬件平台与2种大规模使用传统的方案(文献[3]给出的一种零中频调制解调设计方案和文献[4-5]给出的一种数字化中频调制解调方案)相比，兼具2种方案的基带数字信号处理部分算法实现简单，可靠性、一致性好，集成度、灵活性高，模块化设计便于测试生产等优点，并且实现了功耗的降低和发端性能的提升。

新平台的功耗不超过20 W，2种传统方案设计的调制解调平台的功耗不低于40 W，大大降低了硬件平台的功耗。

EVM是一种可以综合衡量调制信号的相位误差和幅度误差的指标。在星座图上，误差矢量很清楚地反映了由调制器不平衡，相位噪声、放大器的非线性、非理想滤波器等引起的信号损伤[3]。如表3所示，在不同调制方式下，新平台的EVM值全部优于传统平台。

表3 典型参数EVM值

调制方式符号速率/kspsEVM传统平台/%新平台/%QPSK1 0241.40.5QPSK10 0003.22.516QAM1 0241.90.816QAM10 0004.22.7

由以上性能测试结果可知，采用FPGA+AD9364方案设计的新平台相比于传统方案，在完全实现了数字化、EVM指标优于传统平台的前提下，实现了功耗的下降，该方案设计的调制解调平台优于传统方案设计的平台。

4 结束语

本文设计的调制解调模块与之前设计的零中频分立器件组合方案或者数字化中频方案相比，具有体积小、功能强和功耗低的优势。该硬件平台性能稳定，已作为成熟模块应用于卫星通信终端设计，已经小批量生产。该模块采样时钟可提高至120 MHz，符号速率可提升至30 Msps，可以对数据速率进行升级，满足大部分中低速卫星通信终端的设计需求。