氧化钽阻变存储器的初始化电压调制

官郭沁，邹 荣，左青云，田 盼，吕杭炳，田 志，王奇伟，曾 敏，杨 志

（1.上海交通大学 电子信息与电气工程学院 微纳电子学系 薄膜与微细技术教育部重点实验室，上海 200240；2.上海华力微电子有限公司，上海 201314；3.上海集成电路研发中心有限公司，上海 201210；4.中国科学院微电子研究所，北京 100029）

0 引 言

随着半导体技术的发展，工艺节点越来越先进，传统的闪存技术在65 nm 节点以下遇到了瓶颈，可靠性和漏电等问题制约了浮栅结构闪存向更低工艺节点微缩。而随着人工智能、物联网以及可穿戴电子等技术的发展，半导体存储器需要更快的读写速度和更高的集成度以满足大数据时代下人们对海量数据的存储需求。为了寻求闪存在更低节点下的替代者，基于新的材料和存储机制，目前已有多种新型存储方案被提出，如相变存储 器（PCRAM）、磁 存 储 器（MRAM）、铁 电存 储 器（FeRAM）以及阻变存储器（RRAM）[1⁃5]。其中，RRAM 由于其结构简单、可微缩性能好、读写速度快、功耗低以及与现有互补金属氧化物半导体（CMOS）工艺兼容性好等优势而被广泛研究[6⁃10]。

典型的阻变存储器具有简单的两端金属⁃绝缘层⁃金属结构，主要由金属材料制备的上下电极和金属氧化物材料制备的阻变层构成，工作原理为：在外加电压下，薄膜阻变层的电阻态会发生改变，撤去电压后这些电阻态会保留，因而阻变存储器的电阻可以在高阻态与低阻态之间转变。从高阻态变为低阻态的过程一般称为置位过程，反之则称为复位过程，有些阻变器件在进行置位/复位操作之前需要外加一个比置位电压更大的电压来使器件从初始阻态变为低阻态，此过程称为初始化过程。Wong 等人对金属氧化物阻变存储器的机理和极性以及包括HfOx、AlOx、NiO、TiOx和TaOx在内的多种材料进行了系统地概述[11]。在这些材料体系中，Ta/TaOx由于其优越的耐受性能[12]（＞1012），使得其可以在嵌入式存储设备中得到应用，被认为是最具产业化价值的材料体系之一。

Li 等人研究了氧化钽阻变存储器的初始化条件，其初始化电压依赖于阻变层厚度[13]，分布于3.3～5.3 V 之间，操作电流为5 mA。Chen 等人对低温等离子体氧化形成的氧化钽薄膜的阻变特性进行了研究，其操作电流可以降低至微安级别，操作电压在3.5～5 V 之间[14]。然而，在逻辑工艺节点迅速微缩的情况下，除阻变存储器的尺寸需要持续微缩以获得更高的集成度外，在更先进的工艺节点下阻变存储器的操作电压和电流也需要随尺寸微缩而减小以匹配相应工艺节点的晶体管。对于40 nm工艺节点，阻变存储器的初始化电压应小于3.5 V，操作电流应在100 µA 以内。因此，基于40 nm 工艺节点与CMOS 完全兼容的氧化钽阻变存储器初始化电压调制，是亟待解决的关键问题。

本文采用物理气相沉积和等离子体氧化等工艺在40 nm 晶体管后段集成了阻变单元，并系统地研究了等离子体氧化时间和阻挡层厚度对初始化电压的影响。所制得的器件可在3.3 V 的初始化电压和小于100 µA 的操作电流条件下稳定工作，置位/复位电压在1.8 V以内。

1 器件结构和制备方法

图1 为本文所采用的阻变单元膜层堆砌结构示意图，采用下电极、缓冲层、阻变层、阻挡层、上电极的膜层结构。由于化学机械研磨形成的下电极表面可能有不可控缺陷，而阻变层薄膜的质量是影响器件性能的关键因素，因此相比于传统的金属⁃绝缘层⁃金属结构，在下电极与阻变层之间淀积了一层缓冲层。

为了调制器件性能，在上电极和阻变层之间插入了一层金属阻挡层。除了研究单个阻变单元（One⁃Resistance，1R）的特性外，同时也对晶体管⁃电阻（One⁃Transistor⁃One⁃Resistance，1T1R）结 构 的器件进行 了研究。

图2 为1T1R 结构示意图，阻变单元的下电极通过金属导线和接触孔与晶体管漏端相连。

图1 阻变单元膜层堆砌结构示意图

图2 1T1R 结构示意图

阻变单元的制备方法如下：首先通过光刻和刻蚀过程形成下电极孔，下电极通过物理气相沉积的方法进行填充并采用化学机械研磨的方法使下电极表面平整化。接着在下电极上通过物理气相沉积形成一层缓冲层氮化钽。阻变层通过物理气相沉积和等离子体氧化处理形成，一定厚度的金属钽被沉积在缓冲层之上，并采用氧化性气体进行氧化处理形成氧化钽。

随后，在阻变层之上采用物理气相沉积的方法依次沉积了钽金属阻挡层和上电极。最后通过光刻和刻蚀对上电极进行图形化处理，形成阻变单元，其截面的透射电子显微镜（TEM）图片如图3 所示。器件的制备完全在12 英寸晶圆代工厂内完成，晶体管采用标准40 nm逻辑工艺，完整的集成方法与现有的CMOS 工艺完全兼容。

图3 阻变单元截面TEM 图

2 结果和讨论

2.1 阻变薄膜成分及元素价态分析

对通过物理气相沉积和等离子体氧化处理形成的氧化钽阻变薄膜进行了X 射线光电子能谱（XPS）分析。从阻变层表面开始，对薄膜进行持续刻蚀，每隔一段时间收集刻蚀到的深度所对应的物性信息，并绘制成曲线。图4 为不同刻蚀时间下Ta 4f 高分辨XPS 图谱。结果表明，代表10～110 s 的4 条曲线中，有明显的Ta5+峰出现，这表示薄膜表层检测到了完全氧化的Ta2O5，同时随着刻蚀时间的增加，Ta5+的峰强度逐渐减小。刻蚀时间到135 s 时，出现了Ta2+的峰，薄膜内检测到未完全氧化的TaOx成分。在135～235 s 之间，Ta2+的峰逐渐变得明显，同时Ta5+所对应的峰强度继续减小。刻蚀时间到235 s 之后，Ta5+和Ta2+的峰基本已经消失，阻变薄膜已经被刻蚀完。XPS 结果表明，通过氧化形成的阻变层中氧的含量呈梯度分布，表层的金属Ta 被完全氧化成为Ta2O5，到达一定深度后，为非化学计量整比的TaOx，Ta2O5在薄膜中的比例会随深度的增加而减少。

图4 不同刻蚀时间下Ta 4f高分辨XPS 图谱

2.2 初始化电压调制

图5 为等离子体氧化处理的时间与器件性能的关系。氧化处理的温度和功率不变，时间分别为25 s，35 s，45 s，阻挡层厚度为3 nm。发现器件初始化电压随氧化时间增加而增大，置位/复位电压无明显变化，特别是，当氧化时间为45 s 时，器件可以在超过4.5 V 的电压下初始化为低阻态，但后续无法通过置位/复位循环完成高低阻态的转变。

氧化钽材料体系的阻变类型一般被认为是氧空位的 导 电 细 丝 型[15⁃17]，导 电 细 丝 主 要 在Ta2O5中 形 成[15]。XPS 结果表示所制备的阻变薄膜是非完全化学计量配比的氧化钽，也说明了氧空位和晶格缺陷的存在。初始化过程是氧化钽的软击穿过程，增加等离子体氧化处理时间会使阻变层中Ta2O5层变厚，软击穿过程所需要的外加电压也就越大，亦即初始化电压会变高，当氧化时间增加至45 s 后，初始化电压过高而导致阻变层发生硬击穿，从而使阻变薄膜失去电阻转变特性。在初始化过程中，氧空位构成的导电通道第一次形成，而置位/复位过程是导电细丝的再形成和断裂过程，这取决于少量氧离子（氧空位）的行为，所以置位/复位电压与氧化时间并无明显关系。

图5 等离子体氧化处理时间与器件性能对比

图6 为钽阻挡层厚度与器件性能的关系，氧化时间固定为35 s，阻挡层厚度分别为3 nm，4 nm，5 nm。可以看到阻挡层厚度的增加可以使得初始化电压降低。这可能是由于阻挡层Ta 与上层的Ta2O5接触，诱导界面中产生缺陷，降低Ta2O5层的化学计量比，使得导电通道更易形成，从而降低了初始化电压。Govoreanu 等人在研究HfO2薄膜的阻变特性时也有类似的结论[18]。

图6 阻挡层厚度与器件性能对比

上述结果说明，通过调整等离子体氧化处理时间和阻挡层厚度，器件的初始化电压可以被调制，而置位/复位电压不会发生明显变化。通过选取合适的工艺参数，可以定制不同性能的器件。

2.3 1R 与1T1R 结构器件的I⁃V 特性

采用25 s 的等离子体氧化时间和4 nm 的阻挡层厚度，对1R 结构器件的电阻转变特性进行了测试。以2.9 V 的初始化电压和100 µA 的限制电流进行初始化操作后，器件处于低阻态。如图7 所示，在外加电压（以上电极加正电压为正）从0 V 增加到0.95 V 期间，器件成功复位，电压从0.95 V 降到0 V 的过程中，器件已处于高阻态。当继续把外加电压从0 V 增加到-0.75 V时，器件置位成功，电压从-0.75 V 降到0 V 的过程中，电阻已处于低阻态。在该条件下，器件可以稳定地进行超过60 次置位/复位循环而不发生器件性能的衰退。

图7 1R 结构RRAM 的典型I⁃V 曲线

图8 为相同工艺条件下1T1R 结构器件的典型I⁃V图线。在1T1R 结构中，通过调整晶体管的栅极电压，可以限制通过阻变单元的电流，有利于防止电流过冲现象并提高器件的循环特性[19]。

图8 1T1R 结构RRAM 的典型I⁃V 曲线

测试过程中，40 nm 晶体管栅极被加上合适的电压以提供100 µA 的限制电流，1T1R 结构器件的初始化电压为3.3 V。相比1R 结构，1T1R 结构因为有晶体管的存在，初始化电压略有增加，置位/复位循环中的操作电流被限制在100 µA，同时由于限制了通过器件的电流，器件的置位/复位电压会有所增大（＜1.8 V）。在0.5 V的读取电压下，器件的存储窗口为1R 的5 倍。在12 英寸晶圆上集成了多个1T1R 结构的阻变存储器器件，并对超过100 个样本点进行了电阻转变特性的测量，所有器件在合适的电压（＜3.5 V）激励下均可以成功地进行初始化、置位和复位操作。这表明集成工艺具有良好的稳定性，且基于氧化钽的阻变存储器在40 nm 节点下具有良好的产业化潜力。

3 结 论

本文基于氧化钽材料体系，采用完全兼容的CMOS工艺在40 nm 晶体管后段集成了阻变单元，制备了阻变存储器器件。研究发现，器件的初始化电压在可以通过调节等离子体氧化处理时间和阻挡层厚度来调制，器件初始化电压随氧化时间增加而增大，增加阻挡层厚度也可以有效降低初始化电压。选择合适的工艺参数所制备的1T1R 结构阻变存储器具有良好的操作稳定性，其初始化电压为3.3 V，置位/复位电压在1.8 V 以内。本研究内容验证了该材料体系、器件结构和集成工艺在40 nm 节点下有大规模生产应用的潜力。

致谢：感谢国家重点研发计划（2018YFB0407500）对本研究工作的支持。感谢上海华力微电子有限公司、上海集成电路研发中心有限公司、中国科学院微电子研究所为本文所做工作提供的实验环境支持。