4H-SiC MOSFET交流特性的仿真和研究

李国鑫

（上海电力大学 上海市 200090）

1 引言

碳化硅(SiC)材料作为一种很有前途的材料，在过去的几年里引起了广泛的关注，它经常用于制造高温和恶劣环境下的动力装置，即在高辐射和高功率的环境中有较为广泛的应用。与传统半导体相比，碳化硅有较宽的带隙，这对于陷阱的形成具有更大的电阻性。由于SiO2/SiC 存在较高的界面态密度而导致了碳化硅器件的使用存在一定的可靠性隐患，这极大阻碍了碳化硅功率器件的的广泛应用[1]。当设备运行时，由于陷阱和界面电荷的存在，当碳化硅基设备处于辐射条件下时，存在被降解的风险。为了利用碳化硅生产可靠的功率器件，必须要研究无缺陷材料的可用性。尽管这种材料的的物理性质是未知的，但它对精确的器件模拟极为重要。因此陷阱的行为及其对设备性能和可靠性的影响依旧处于研究中[2]。此外，在SiC 材料中可以观察到器件物理的一些独特特性与宽禁带特性有关，但这些特性在Si 中没有显示出来[3]。本文通过计算机辅助模拟技术，深入研究了氮掺杂和铝掺杂MOS 结构在不同界面态对交流特性的影响。最后解释了器件中栅偏置的长期存在的电不稳定性是陷阱与界面电荷等其他因素导致的。

图1：碳化硅MOS 结构

2 4H-SiC MOSFET器件结构

为了深入理解4H-SiC MOSFET 所涉及的基本现象，本文建立了一个碳化硅功率器件，在此器件的基础上可以将器件分解为两种不同的结构并且分别研究它们的交流特性，为了验证模型的是否正确建立，首先仿真了碳化硅功率器件的阈值电压和转移特性，结构如图1所示，仿真结果如图2和图3，可以发现模拟结果与实际理论较为一致，所以可判定碳化硅功率器件模型的正确建立。

图2：碳化硅功率器件的转移特性

图3：碳化硅功率器件的阈值电压

图4：N 型结构

图5：P 型结构

为了研究碳化硅功率器件的界面态对交流特性的影响，从碳化硅功率器件的结构中分离出两种结构，分别研究界面态对C/V 特性的影响。

N 型结构如图4，顶部有一个栅极触点，底部有一个触点（图1），有一个施主掺杂。P 型结构考虑了P 掺杂的贡献，所以栅极和源接触都定义在顶部，也就是P 型掺杂所在的位置（图5）。

交流小信号特性的分析有两种仿真类型，一种是频率不变只改变直流偏置，另一种是改变频率而直流偏置不变。本文采取了频率不变，变交流偏置，得到了特定频率下的C/V 特性曲线。N 型结构的栅极电压从负偏压15V 扫描到正偏压15V，而P 型结构的栅极电压从正15V 扫描到负偏压15V，频率为恒定的1KHZ。分别进行了器件仿真和工艺仿真[4,5]。由于掺杂剂在碳化硅中的扩散常数极小，所以用扩散法掺入杂质是行不通的，因此对于N 型结构的掺杂，要利用外延生长来实现。而对于P 型植入区域，则建立了基于二元碰撞近似(BCA)技术的二维蒙特卡洛植入。

在器件模拟中，求解了电子和空穴的泊松方程和连续方程，并采用漂移扩散模型求解了输运方程。

表1：两种不同态密度的参数设置

3 不同界面态的比较

假设总态密度(DOS)由四个带组成：两个尾部带（一个类似供体价带和一个类似受体导带）和两个深能级带（一个类似受体和一个类似供体），用高斯分布建模[6，7]。

其中，E 为陷阱能，EC为导能带能，EV 为价能带能，下标(T,A,G,D)分别表示尾态、高斯态（深能级）态、受体态和施主态。

对于指数尾分布，DOS 可用其导带和价带边截距密度（NTA和NTD）以及特征衰变能量（WTA 和WTD）来描述。对于高斯分布，DOS 由其总态密度（NGA 和NGD）、特征衰变能（WGA和WGD）和峰值能量分布（EGA 和EGD）来描述[7]。本文分别比较了无缺陷，以及加入两种不同态密度对交流小信号特性的影响（如图6与图7）。

图6：缺陷态密度1(DOS)依赖于能隙

图7：缺陷态密度2(DOS)依赖于能隙

4 结果

4.1 N型结构

如前所述，SiC MOSFET 的N 型掺杂是通过外延生长形成的（见图4）。在仿真后，观察到模拟的C/V 曲线和电容器的C/V 曲线有较为相似的趋势（见图8）。

图8：不同界面态的C/V 曲线的比较

图9：不同界面态的C/V 曲线的比较

为了研究SiO2/SiC 界面陷阱对C/V 曲线的影响，本文仿真了三种条件下的曲线，分别是在氧化物/4H-SiC 界面不引入陷阱，和分别加入两种不同的界面态的陷阱的仿真。图中是三种条件下栅源电容随栅压变化的关系曲线。可以看出，当添加了陷阱之后，C/V曲线都表现出明显的迟滞现象。当电压从负偏压扫描到正偏压时，陷阱依然存在大量的正电荷，所以C/V 曲线表现为上升。当栅极的电压逐渐增大后，栅极正的偏压会形成一定的电场，最终使得陷阱被电子填充，显示出一定的负电性。而当栅偏压由正到负时，陷阱中的电子无法及时释放，所以使C/V 曲线向正电压方向平移。

ATLAS 还可以指定缺陷态密度(DOS)作为指数衰减带尾状态和中间隙状态的高斯分布的组合[8]，或者可以定义一个函数来描述陷阱密度作为能量的函数。这样利用连续的态密度对带隙内含有大量缺陷态的无序材料进行建模。本文在绝缘体/半导体界面添加了类似受体的陷阱。

在该结构下，界面态添加了类受主型陷阱（空时为中性，填充电子时为负），类受体阱通常位于导带附近。经过适当的校准，最终的陷阱DOS 如图6和7 中。根据这种陷阱分布，模拟的C/V 曲线很好地再现了栅偏置大于0V(Vgate>0V)时的实验电容，如图8所示。最终的DOS 配置文件如表1，并确定在N 型区域内存在类似于受体的接口陷阱。

4.2 P型结构

对P 型结构的研究采用类似的方法。设备结构如图5，此外，可以清楚地看到模拟出来的C/V 曲线沿Vgate 轴会有一定的平移。这些差异性表示并不是所有的物理现象都会被明确定义。因此，在进一步研究SiO2/4H-SiC 界面模型时，在绝缘体/半导体界面引入了类供体陷阱。并定义了函数来描述带隙中的缺陷状态。同时应用了指数函数和电子和空穴的俘获截面[9]。

P 型结构的界面陷阱设为施主型（能级为空时呈正电性，能级被电子占据时呈中性）。陷阱的影响可以更好地再现电容增量，但它不影响C/V 沿X 轴的曲线位置。

所以，导致C/V 曲线刚性平移可以归结为由于两种因素的：界面陷阱(Dit)和固定电荷。固定电荷的影响在这里并没有做深入研究。半导体材料在SiO2 界面上的行为需要进一步的研究和实验[10]。如图9所示。

5 结论

在N 型和P 型4H-SiC 上制备的MOSFET 中的陷阱得到了深入研究。由于模拟的C/V 曲线很好地与经验曲线相吻合，可以肯定SiC MOSFET 的界面陷阱模型与碳化硅材料较为准确的被定义。这里仍然存在几个起源尚不清楚的界面陷阱。因此，需要做进一步的综合分析。从实验的角度来看，需要像电致发光等研究来精确地确定产生这些界面陷阱的缺陷是什么。TCAD 模拟是预测分析和表征相关陷阱状态的宝贵工具。进行二维模拟是理解载流子输运过程中各种物理现象的作用以及这些现象如何影响4H-SiC MOSFET 电性能的关键。