高压VDMOSFETRon 最佳化比例设计研究

英秀

（内蒙古建筑职业技术学院，内蒙古 呼和浩特 010070）

1 前言

VDMOS 器件其内部以多子为载流子，所属电压控制器件，也称为多子器件。作为MOS 器件优点很多，比如，热稳定性好，电流分布均匀，没有少子存储效应，输入的阻抗高，具有较强的功率处理能力，开关速度快、驱动电流低、工作频率高，容易通过并联方式增加电流容量。因为MOSFET 有较多的优点，所以受到人们的重视，广泛应用在各个领域。据此要求性能不断提高工艺过程更加精练。本文主要研究的内容是给出VD-MOSFET 器件的特征导通电阻最佳化设计思路的同时对多晶硅窗口区的尺寸Pw 和多晶区尺寸Pr 最佳化比例设计研究。

2 VDMOS 器件

2.1 VDMOS 导通电阻特征分析

平面自对准的双扩散工艺流程是在高阻外延层上用的方法。（N-）VDMOS 器件的基本制作过程可以是，在水平方向形成多子导电沟道（MOS 结构相同），利用的硼磷两次扩散的差数，是个短沟道，做成只有1 ～2μm宽。扩散形成的是N+源区和浓硼P+区，由离子注入形成的是P 阱区。设计目的是为了设计出开关速度快，功率损耗低的高压器件，所以，设计出的器件有非常小的导通电阻最合理。所以，本文得内容就围绕如何得到较小的导通特征电阻来进行讨论。对特征导通电阻有影响的有P-沟道区结深Xjp-和栅氧化层厚度Tox 等参量。图1 为VDMOSFET 器件内部区域扩散剖面图。

图1 VDMOSFET 器件内部区域扩散剖面图

从内部结构可以分析出，当器件的开启电压VT 小于栅元电压VGS大于时，强反型层出现在水平沟道表面而形成了电子沟道。维持较高的阻断电压条件是，在电压VDs（漏源电压）的作用下，源区电子迅速在沟道内部达到了饱和漂移的速度，并且垂直漂移到衬底漏极（此时经过外延层）；当VT 大于VGS 时，会迅速形成所说的反偏的PN 结（漏极与源极之间），所以可以认为导电沟道不存在，耗尽层此时就扩散在外延层。

2.2 VDMOS 器件特征

该器件非常适合在功率放大电路中使用，主要特性如下。

（1）因VDMOS 器件属与多子器件（电压控制器件），热稳定性非常好，电流分布很均匀，具有很好的功率处理能力，所以它具备MOS 器件的一切优点。

（2）最明显的优点是输入阻抗高、驱动电流低。主要是因为没有少子得存储效应。

（3）开关速度快、工作频率高、电流容量容易通过并联方式增加。

（4）VDMOS 器件产生了负温度系数。因此，具备了良好的电流自调节能力、内部载流子迁移率会随温度升高而减小，防止热点的产生现象（电流局部集中引起）。

（5）VDMOS 器件生产技术上采用了“自对准双扩散”工艺，提高了单位面积中所含元胞的密度。做法是利用两次的“自对准扩散”流程用在同一个多晶硅栅进行P、N 型扩散，并且形成了长沟道（利用两次扩散的横向扩散差），这样很大程度地实现了大电流性能。

（6）VDMOS 器件具有更短的沟道结构。所以，其特性是，跨导（是个常数，在一定的栅源电压作用下）特性好，有很好线性效果。实用性较强，实现了高保真功率放大作用，不需要深度负反馈作用。

（7）VDMOS 器件的工艺流程是同一次生长的多晶硅分两次光刻。此项流程比普通的MOS 器件的工艺过程多了一次“光刻多晶硅”的工序。

（8）VDMOS 器件的阀值电压是较高的，所以噪声容限较高和抗干扰能力很强。

（9）为了实现场效应器件的高耐压，VDMOS 器件的终端采用了场板＋分压环＋截止环结构。

（10）VDMOS 器件的导通电阻大（比相应的双极型功率晶体管的饱和电阻而言），不会产生电导调制效应（高阻漏漂移区）。功率容量直接受到导通电阻 Ron 的限制。对BVDs 的提高，往往要以增加Ron 或减小单元面积为代价。

（11）VDMOS 器件在高压工作时，有较大的安全工作区。器件具有负温度系数，在高压条件下也不会发生二次击穿现象。

Ron（导通电阻）：重要参数，主要影响功率VDMOSFET 器件的最大输出功率，与元胞结构的布局和元胞密度、几何形状、尺寸、芯片面积等等参数有关。但在此主要考虑Xjp-、Tox、Pw、Pr 等重要元素。

图2 是VDMOSFET 的剖面示意图，导通电阻可划分成以下几个部分：

图2 DMOSFET 剖面示意图

Rs：源区串联电阻Rs=Rcs+Rbs Rcs为源极接触电阻、Rbs 为源区体电阻，其Rs 阻值很小，计算Ron 时可忽略。

Rch：沟道电阻。其特点是，在高压时条件下对Ron贡献较小；在低压条件下对Ron 贡献较大。

Ra：积累层的电阻（N-层上形成的表面电荷，在栅电压正下方）。

Re：高阻外延层导通电阻（非常重要）。在高压（大于500V）器件中，通常占Ron 的50%以上。

Rj：寄生结形管电阻。

Rbd：衬底电阻，可以忽略。

Rcd：漏极接触电阻，可以忽略。

因此，VDMOSFET 特征导通电阻可近似表示为：

其公式为：

3 实验测试

现给定500v 高压VDMOSFET 给定参数指标为：

电压500V，二氧化硅层厚度：600A，开启电压：3V±1V，栅电压：10V ～13V，导通电阻小于1Ω。

计算数据统计：为了研究单胞尺寸（Lw，Lp）对Ron 的影响，我们对Lw 取了不同的值，再对应每个Lw有一组Lp 值来计算出Ron。并围绕最小Ron 值来讨论最佳值。

通过实验，对VDMOSFET 特征导通电阻进行了大量计算，参数设定如下：（1）击穿电压为500V（实验器件），（2）开启电压为10V；根据数据绘制出了实验数据图表。通过对这些图表数据进行系统的分析，可以很确定地得到结论：PW 和PT 有一个最佳值和最佳比例PW/PT，对应的RonA 是最小的。

表1 数据表

以上数据是通过计算导通电阻的过程——计算得来的具体数据。从数表中可以看出，特征导通电阻并不是随着Lp 的增加一味地下降，而是到一定程度会再度上升，曲线呈弧度状，因此特征导通电阻存在一个最小值对应所取的一组Lw，Lp 值。从上边的表格可以看到最佳比值总是1，因此，我们从工艺的条件方面来考虑窗口区尺寸的宽度。当二氧化硅层厚度Tox 取600A 时，经过确定外延层厚度的计算，再对Xjp 的值的确定来计算出Lw 的值（500 伏以上Lw=a+2b+1.6Xp+），因此得到数值为10.5μm。当二氧化硅层厚度Tox 取500A 时，计算得Lw 为11.5μm。但考虑到VDMOSFET 工艺条件的种种问题和击穿特性，决定窗口区尺寸Lw 值取为12μm。

数据分析：图3 给出了一关系曲线，就是Lw（多晶硅窗口区尺寸）为参变量时，Ron（特征导通电阻，纵坐标，单位：Ω.cm²）随Lp（多晶硅线条尺寸，横坐标，单位：μm）而变化的关系曲线。计算过程中，取Ron（栅极二氧化硅层厚度）为600A；P-（体扩散区结深）为3.5μm。

图3

VGS-VT=7V。由图3 可见。

（1）Lw 的取值越小特征导通电阻越小。Lw 取12μm时，特征导通电阻对应的最小值为0.0834Ω·cm²，而当LW 取14μm 时，特征导通电阻相应的最小值为※0.0896Ω·cm²。

（2）为使特征导通电阻最小，产生一个最佳Lp 值或Lp 取值范围（Lp 的值大于或小于最佳取值范围；Lw值一定时），产生了特征导通电阻有明显变大的现象。500V 高压VDMOSFET 中二氧化硅层厚度为600A 时，Lp的这个取值范围为8 ～16μm。

（3）最佳比值为变量，为了特征导通电阻最小，这个最佳比值在Lw 与Lp 之间。当Lw=12μm 时，LP=12μm，其最佳比值为Lw/Lp=1。

4 结语

本文对特征导通电阻进行大量的计算，统计出一组表格，用Microsoft Excd 软件绘制出了以Lw 为参数的特征导通电阻与Lp 的关系曲线，更明确地看到特征导通电阻与多晶硅窗口区尺寸和多晶硅线条尺寸的对应关系，并更深刻地了解最佳化设计思想。也许因计算中有数据的误差，有的计算结果可能不太吻合实际，但是希望本文的最佳化设计思想和实验研究给出的理论结果，能对该类型器件的研制和生产有很好的参考价值。