基于SystemVerilog的多通道ARINC429总线通讯板卡的设计

崔惠珊+崔海青+李淼

摘 要： 为解决航电系统仿真验证过程中大多数ARINC429板卡软件定时不精确、不可靠的问题，拟从硬件上实现多通道、并行、高精度定时循环发送，采用基于标准SystemVerilog语言智能配置循环存储器的方法实现优化定时功能，提出一种多通道航空总线通信板卡设计方案。该方法采用通用网络接口与计算机连接，在基于LabVIEW的航空总线测试平台下，对所设计板卡进行测试和验证，结果表明该方法能够满足多个通道并行定时发送数据的要求，并且各项指标符合ARINC429电气标准。

关键字： SystemVerilog； 多通道ARINC429； 定时循环发送； LabVIEW

中图分类号： TN964?34 文献标识码： A 文章编号： 1004?373X（2014）16?0054?04

Design of multi?channel ARINC429 bus communication card based on SystemVerilog

CUI Hui?shan1， CUI Hai?qing2， LI Miao1

（1. School of Urban Rail Traffic， Beijing Jiaotong Vocational Technical College， Beijing 102200， China；

2. School of Aviation Automation， Civil Aviation University of China， Tianjin 300300， China）

Abstract： In order to solve the problem that most ARINC429 card softwares has imprecise and unreliable timing in validation of avionics system simulation， it is planned to realize multi?channel， parallel and high?accuracy timing cycle transmission by hardware， and implement the optimal timing function with the method that uses SystemVerilog language to intelligently configure a cyclic memory. A design scheme of multi?channel avionics bus communication card is proposed， in which a common network interface is adopted to connect with the computer. The designed board card was tested and validated on the LabVIEW?based aviation bus test platform. The results shows that this method can meet the requirements of parallel and timing data transmission in multiple channels， and each index meets ARINC429 electrical standard.

Keywords： SystemVerilog； mult?channel ARINC429； clocked cycle transmission； LabVIEW

0 引 言

ARINC429总线是美国航空无线电公司（RTCA）制定的一种串行通信标准，是基于Mark33数字信息传输系统DITS（Digital Information Transfer System）的单向数据总线标准，是专为航空电子系统通信规定的航空工业标准，它详细规划了航空电子系统中各个电子设备之间及电子设备和系统之间的电气接口标准和通信方式[1]。随着我国对航空工业投入的重视，和大飞机项目的进展，国内很多企业和研究所开始进入航空电子研究领域。新型现代民航客机如Boeing787，和我国正在研发生产的C919大飞机的智能电子系统需要的大量的数据通道和数据量。而当前市场上的ARINC429总线板卡价格昂贵，功能简单，在实现多个标号的定时循环发送功能时，大多是由软件定时实现。Windows操作系统定时精度10 ms，而一个ARINC429字的发送周期为2.88 ms（低速）或0.36 ms（高速），所以这种方法定时精度不高。而且由于需要定时从上位机向下发送数据，会大量占用总线资源，从而出现数据拥塞现象，导致板卡无法向上位机发送数据。在做飞机电子系统研究的过程中难以达到要求。

要解决上述问题，主要有两个途径：一是提高板卡与计算机之间的总线传输速度，这种方法虽然可以缓解数据拥塞现象，但依然无法解决定时精度不高的问题，且随着ARINC429通道数的增多（比如16收16发），数据拥塞现象仍会出现。二是由硬件实现定时，即每当要循环发送数据时，上位机告知下位机要发送的数据和循环频率，由硬件自主定时发送。显然第二种方式更符合ARINC429电气标准，但是对硬件的设计提出了更高的要求。

1 系统总体方案

本文提出的设计方法，基于SystemVerilog语言，设计一个包含16个ARINC429发送通道和16个ARINC429接收通道，通过网络端口和上位机进行数据通信，系统总体设计方案如图1所示。

图1 系统总体设计方案

由于ARINC429协议芯片如HS?3282数据格式固定，使用不够灵活方便，价格昂贵，所以采用FPGA进行设计，实现ARINC429数据的发送和接收，使用电平转换芯片HI?8585和HI?8588，将ARINC429电平转换成FPGA能接受的TTL电平和将TTL电平转换成ARINC429电平。板卡和上位机的网络通信协议较为复杂，所以使用W5100协议芯片，既节省了设计时间，也利于将板卡应用于各种不同的操作系统，提高了传输速度和通用性。

2 SystemVerilog

SystemVerilog是对IEEEStd l364?200l Verilog Standard的一个扩展，这种扩展可被归纳为两个方面：对硬件建模的扩展，主要集成SUPERLOG和C语言的很多特点；对验证和断言方面的扩展，主要集成来自SUPERLOG，VERA，C，C++和VHDL语言的特点，另外还有来自OVA和PSL的断言。

2.1 设计意图

和Verilog相比，SystemVerilog加入了一些新的关键字，更能体现出设计者的设计意图，避免潜在的错误。

在Verilog中使用case语句时，通常用综合导向（pragma）来指导并行结构的实现，但这样会导致RTL仿真和门级仿真不一致。而System Verilog加入了关键字unique和priority，unique表示生成并行结构，priority表示生成优先级结构，从而从设计时就使仿真和验证保持高度一致。

在Verilog中使用always语句描述组合逻辑电路时，若在敏感表中不小心错误地遗漏了输入信号，会导致综合后产生意外的寄存器。而SystemVerilog加入了关键字always_comb，表示所描述的是组合逻辑电路，无需写敏感表，从而减少了错误[2]。

2.2 断 言

断言是对设计意图的一种陈述，说明某些行为必须发生或从不发生。它不属于设计，但能提高设计的可观察性和可控性。在仿真时，通过观察信号波形来寻找设计错误是一项非常单调乏味的工作，而断言可以帮助设计人员缩短调试时间。断言以正规且自然的语言形式描述了信号应有的行为（无需综合），断言失败时产生的错误信息可供用户作为参考文档，即“活”的注释[3]。

3 ARINC429数据发送

3.1 设计需求

要实现16个发送通道发送ARINC429数据，且具备硬件自主定时发送功能，能以50 ms，100 ms，150 ms，200 ms，250 ms，300 ms，350 ms，400 ms，450 ms，500 ms为间隔发送定时循环数据，定时间隔精度为1 μs。

3.2 循环存储器

由于所需实现的定时循环发送的发送间隔均是50 ms的整数倍，所以每隔50 ms安排一次所需发送的数据。比如第一个50 ms，所有存储器的数据都发送；第二个50 ms，则只需发送50 ms寄存器的数据；第三个50 ms，只需发送50 ms寄存器和100 ms寄存器的数据，以此类推。在硬件实现上，给每个存储器配置一个计数器，以判断当前的50 ms内该循环存储器的数据是否该被发送。每个循环存储器的循环频率都是可以设置的，上位机通过发送命令字，可以改变对应的循环存储器的循环频率。也可以发送清除命令，清空该存储器。

为保证发送的时间精度，在50 ms内为每个循环存储器设定了其专有的时间段，如图2所示。

图2 两种模式下循环存储器时间段分配图

以高速模式下的存储器1为例，假设该存储器的循环间隔为100 ms。在第5 ms，首次发送该存储器内的数据，在105 ms到来时，发送第二次，以此类推。整个系统采用32 MHz晶振作为时钟，采用这种方法足以保证时间间隔精度。在空余的时段，或循环存储器数据不满的情况下，发送只发送一次的数据。

3.3 循环发送

之所以按发送速率的不同安排存储器的时间分配，主要是由于发送一个低速ARINC429字需要2.88 ms，在5 ms内只能发送1个数据字，会造成时间浪费。所以，两种模式分开安排，使板卡在有限的时间内尽可能多的发送数据。

在高速模式下，发送每个数据字需要0.36 ms（包括4位空闲位），5 ms内最多可发送可以发送13个数据字（0.36×13=4.68 ms），而剩余的0.32 ms则处于空闲状态，等待下一次5 ms到来，以保证每个5 ms的开始都是精确定时。在每5 ms开始时，根据当前时间，从相应的循环存储器内按时段安排读出数据，如果该循环存储器内数据不足13个，则读取单次发送的数据加到后面，保证单次发送的数据也能及时发送。

低速模式和高速模式基本相同，只不过高速模式发送每个数据字需要2.88 ms，所以在50 ms内只分配了5个循环存储器，每个循环存储器只能发送3个数据字。

3.4 循环存储器智能配置

系统能够实现以50 ms，100 ms，150 ms，200 ms，250 ms，300 ms，350 ms，400 ms，450 ms，500 ms为间隔进行定是循环发送，但在实际使用中，并非每个通道都需要这10种循环间隔，只需要其中某一个或几个循环间隔。所以，每个循环寄存器对应的循环间隔并非是不变的，而是可通过上位机发出指令改变，这样就能最大程度的利用硬件资源，实现更多数据的定时循环发送。

3.5 发送ARINC429数据

ARINC429规范规定每个ARINC429通道的速率都是固定的，不可中途改变。所以，只需在初始化时由上位机发送命令字，控制每个通道的速率。对于每个发送模块，都采用16倍频发送。由于FPGA发送出来的电平是TTL电平，不是标准的ARINC429电平，所以采用ARINC429专用的电平转换芯片HI?8585，进行电平转换。

4 ARINC429数据接收

4.1 设计需求和实现方法

接收到ARINC429数据后，要能进行制定Label号过滤，并具有自动添加时间标签功能。

ARINC429数据的接收过程见图3，首先由接收模块接收ARINC429数据，然后交给处理模块进行Label号过滤盒添加时间标签。16个通道的处理模块把数据传送给并串转换模块之后，再写入FIFO，等待网络模块来读取。

4.2 接收模块

在总线信号进入FPGA之前，同样要做电平转换，采用HI?8588将ARINC429电平转换成TTL电平。接收通道的速率，也是由上位机通过发送命令字来控制。采用16倍频进行接收，在接收完成后进行奇偶校验，如果校验正确则发送给处理模块。

图3 ARINC429数据接收过程

4.3 处理模块

处理模块收到数据后首先要进行Label号过滤，待过滤的Label号都是由上位机通过命令字的形式发送下来，存储在FPGA中，每个通道可最多过滤16个Label号。在过滤完Label号后，给数据添加上时间标签。时间标签是一个28位的二进制码，最低位表示10 μs，由于即使高速模式下，一个ARINC429数据字的时长也有360 μs，所以10 μs的精度已经足够了。

4.4 并行通道数据转换模块

并行通道数据转换模块是采取轮询的方式，向处理模块发送读取请求，如果处理模块当前有数据，则在两个时刻后将数据和使能信号发出，并行通道数据转换模块检测到使能信号则将该数据接收。接收到数据后，依据接收到的时刻，可以判断出该数据所处的通道，给该数据添加上4位的通道标签。综上所述，进入到FIFO的数据共有64位，ARINC429数据32位，时间标签28位，通道标签4位。

5 网络通信和控制

5.1 W5100

W5100 是一款多功能的单片网络接口芯片，内部集成有 10 M/100 M以太网控制器，主要应用于高集成、高稳定、高性能和低成本的嵌入式系统中。W5100 内部集成了全硬件的、且经过多年市场验证的 TCP/IP 协议栈、以太网介质传输层（MAC）和物理层（PHY）。硬件 TCP/IP 协议栈支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，这些协议已经在很多领域经过了多年的验证。W5100 内部还集成有 16 KB 存储器用于数据传输。使用W5100不需要考虑以太网的控制，只需要进行简单的端口（Socket）编程[4]。

5.2 直接并行读/写时序

W5100提供 3种接口：直接并行总线、间接并行总线和 SPI总线。采用SPI总线最为简单，但是SPI传输速度较直接并行总线慢很多，本系统对网络传输速度要求比较高，所以采用直接并行总线方式。由于系统时钟是32 MHz，通过Altera提供的PLL IPCore产生100 MHz时钟[5]，来产生读/写时序，读/写时序如图4所示。

图4 W5100读/写时序

6 测 试

板卡的测试是通过一块标准的AIRNC429板卡，来测试待测板卡的性能。校验板卡选用NI公司的ACX429?3U?16板卡，该板卡具有通过PCI接口和计算机进行数据交互。

测试主要包括两部分：第一部分是上位机—待测板卡—校验板卡—上位机通路，即上位机软件将数据通过网络发送给待测板卡，同时记录下此数据，待测板卡接到数据后通过ARINC429通道将数据发送给校验板卡，校验板卡接收到数据后通过PCI接口回传给上位机，上位机软件将此数据和原数据进行对比，从而实现了对板卡ARINC429发送功能的测试。第二部分是上位机—校验板卡—待测板卡—上位机，原理和第一部分相同，能够测试板卡的ARINC429数据接收功能。图5为在偶校验方式下某次ARINC429发送波形图，图6为在上位机采用LabVIEW测试程序获取的数据列表。

7 结 论

本文提出的设计方法，适用于新型现代客机研制过程中，对航空电子系统中大量ARINC429总线数据传输的测试和验证，对于飞机电子系统总线通信规范设计的的合理性和可靠性提供了测试方法。基于本方案的通信板卡接口不受操作系统的限制，也不需要复杂的驱动程序，基于此可以开发各种新型的总线测试设备。验证结果证明，板卡符合ARINC429设计标准，能够实现多通道并行发送、接收ARINC429数据，基于硬件的定时功能设计提高了定时精度。

图5 双极性归零码偶校验波形图

图6 测试结果图

参考文献

[1] 邓智敏，张军.基于HS3282的ARINC429总线通信卡的设计与应用[J].计算机测量与控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100数据手册（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吴继华，蔡海宁，王诚.Altera FPGA/CPLD设计（高级篇）[M].北京：人民邮电出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429总线接口设计与实现[J].电子器件，2005（2）：432?434.

4 ARINC429数据接收

4.1 设计需求和实现方法

接收到ARINC429数据后，要能进行制定Label号过滤，并具有自动添加时间标签功能。

ARINC429数据的接收过程见图3，首先由接收模块接收ARINC429数据，然后交给处理模块进行Label号过滤盒添加时间标签。16个通道的处理模块把数据传送给并串转换模块之后，再写入FIFO，等待网络模块来读取。

4.2 接收模块

在总线信号进入FPGA之前，同样要做电平转换，采用HI?8588将ARINC429电平转换成TTL电平。接收通道的速率，也是由上位机通过发送命令字来控制。采用16倍频进行接收，在接收完成后进行奇偶校验，如果校验正确则发送给处理模块。

图3 ARINC429数据接收过程

4.3 处理模块

处理模块收到数据后首先要进行Label号过滤，待过滤的Label号都是由上位机通过命令字的形式发送下来，存储在FPGA中，每个通道可最多过滤16个Label号。在过滤完Label号后，给数据添加上时间标签。时间标签是一个28位的二进制码，最低位表示10 μs，由于即使高速模式下，一个ARINC429数据字的时长也有360 μs，所以10 μs的精度已经足够了。

4.4 并行通道数据转换模块

并行通道数据转换模块是采取轮询的方式，向处理模块发送读取请求，如果处理模块当前有数据，则在两个时刻后将数据和使能信号发出，并行通道数据转换模块检测到使能信号则将该数据接收。接收到数据后，依据接收到的时刻，可以判断出该数据所处的通道，给该数据添加上4位的通道标签。综上所述，进入到FIFO的数据共有64位，ARINC429数据32位，时间标签28位，通道标签4位。

5 网络通信和控制

5.1 W5100

W5100 是一款多功能的单片网络接口芯片，内部集成有 10 M/100 M以太网控制器，主要应用于高集成、高稳定、高性能和低成本的嵌入式系统中。W5100 内部集成了全硬件的、且经过多年市场验证的 TCP/IP 协议栈、以太网介质传输层（MAC）和物理层（PHY）。硬件 TCP/IP 协议栈支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，这些协议已经在很多领域经过了多年的验证。W5100 内部还集成有 16 KB 存储器用于数据传输。使用W5100不需要考虑以太网的控制，只需要进行简单的端口（Socket）编程[4]。

5.2 直接并行读/写时序

W5100提供 3种接口：直接并行总线、间接并行总线和 SPI总线。采用SPI总线最为简单，但是SPI传输速度较直接并行总线慢很多，本系统对网络传输速度要求比较高，所以采用直接并行总线方式。由于系统时钟是32 MHz，通过Altera提供的PLL IPCore产生100 MHz时钟[5]，来产生读/写时序，读/写时序如图4所示。

图4 W5100读/写时序

6 测 试

板卡的测试是通过一块标准的AIRNC429板卡，来测试待测板卡的性能。校验板卡选用NI公司的ACX429?3U?16板卡，该板卡具有通过PCI接口和计算机进行数据交互。

测试主要包括两部分：第一部分是上位机—待测板卡—校验板卡—上位机通路，即上位机软件将数据通过网络发送给待测板卡，同时记录下此数据，待测板卡接到数据后通过ARINC429通道将数据发送给校验板卡，校验板卡接收到数据后通过PCI接口回传给上位机，上位机软件将此数据和原数据进行对比，从而实现了对板卡ARINC429发送功能的测试。第二部分是上位机—校验板卡—待测板卡—上位机，原理和第一部分相同，能够测试板卡的ARINC429数据接收功能。图5为在偶校验方式下某次ARINC429发送波形图，图6为在上位机采用LabVIEW测试程序获取的数据列表。

7 结 论

本文提出的设计方法，适用于新型现代客机研制过程中，对航空电子系统中大量ARINC429总线数据传输的测试和验证，对于飞机电子系统总线通信规范设计的的合理性和可靠性提供了测试方法。基于本方案的通信板卡接口不受操作系统的限制，也不需要复杂的驱动程序，基于此可以开发各种新型的总线测试设备。验证结果证明，板卡符合ARINC429设计标准，能够实现多通道并行发送、接收ARINC429数据，基于硬件的定时功能设计提高了定时精度。

图5 双极性归零码偶校验波形图

图6 测试结果图

参考文献

[1] 邓智敏，张军.基于HS3282的ARINC429总线通信卡的设计与应用[J].计算机测量与控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100数据手册（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吴继华，蔡海宁，王诚.Altera FPGA/CPLD设计（高级篇）[M].北京：人民邮电出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429总线接口设计与实现[J].电子器件，2005（2）：432?434.

4 ARINC429数据接收

4.1 设计需求和实现方法

接收到ARINC429数据后，要能进行制定Label号过滤，并具有自动添加时间标签功能。

ARINC429数据的接收过程见图3，首先由接收模块接收ARINC429数据，然后交给处理模块进行Label号过滤盒添加时间标签。16个通道的处理模块把数据传送给并串转换模块之后，再写入FIFO，等待网络模块来读取。

4.2 接收模块

在总线信号进入FPGA之前，同样要做电平转换，采用HI?8588将ARINC429电平转换成TTL电平。接收通道的速率，也是由上位机通过发送命令字来控制。采用16倍频进行接收，在接收完成后进行奇偶校验，如果校验正确则发送给处理模块。

图3 ARINC429数据接收过程

4.3 处理模块

处理模块收到数据后首先要进行Label号过滤，待过滤的Label号都是由上位机通过命令字的形式发送下来，存储在FPGA中，每个通道可最多过滤16个Label号。在过滤完Label号后，给数据添加上时间标签。时间标签是一个28位的二进制码，最低位表示10 μs，由于即使高速模式下，一个ARINC429数据字的时长也有360 μs，所以10 μs的精度已经足够了。

4.4 并行通道数据转换模块

并行通道数据转换模块是采取轮询的方式，向处理模块发送读取请求，如果处理模块当前有数据，则在两个时刻后将数据和使能信号发出，并行通道数据转换模块检测到使能信号则将该数据接收。接收到数据后，依据接收到的时刻，可以判断出该数据所处的通道，给该数据添加上4位的通道标签。综上所述，进入到FIFO的数据共有64位，ARINC429数据32位，时间标签28位，通道标签4位。

5 网络通信和控制

5.1 W5100

W5100 是一款多功能的单片网络接口芯片，内部集成有 10 M/100 M以太网控制器，主要应用于高集成、高稳定、高性能和低成本的嵌入式系统中。W5100 内部集成了全硬件的、且经过多年市场验证的 TCP/IP 协议栈、以太网介质传输层（MAC）和物理层（PHY）。硬件 TCP/IP 协议栈支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，这些协议已经在很多领域经过了多年的验证。W5100 内部还集成有 16 KB 存储器用于数据传输。使用W5100不需要考虑以太网的控制，只需要进行简单的端口（Socket）编程[4]。

5.2 直接并行读/写时序

W5100提供 3种接口：直接并行总线、间接并行总线和 SPI总线。采用SPI总线最为简单，但是SPI传输速度较直接并行总线慢很多，本系统对网络传输速度要求比较高，所以采用直接并行总线方式。由于系统时钟是32 MHz，通过Altera提供的PLL IPCore产生100 MHz时钟[5]，来产生读/写时序，读/写时序如图4所示。

图4 W5100读/写时序

6 测 试

板卡的测试是通过一块标准的AIRNC429板卡，来测试待测板卡的性能。校验板卡选用NI公司的ACX429?3U?16板卡，该板卡具有通过PCI接口和计算机进行数据交互。

测试主要包括两部分：第一部分是上位机—待测板卡—校验板卡—上位机通路，即上位机软件将数据通过网络发送给待测板卡，同时记录下此数据，待测板卡接到数据后通过ARINC429通道将数据发送给校验板卡，校验板卡接收到数据后通过PCI接口回传给上位机，上位机软件将此数据和原数据进行对比，从而实现了对板卡ARINC429发送功能的测试。第二部分是上位机—校验板卡—待测板卡—上位机，原理和第一部分相同，能够测试板卡的ARINC429数据接收功能。图5为在偶校验方式下某次ARINC429发送波形图，图6为在上位机采用LabVIEW测试程序获取的数据列表。

7 结 论

本文提出的设计方法，适用于新型现代客机研制过程中，对航空电子系统中大量ARINC429总线数据传输的测试和验证，对于飞机电子系统总线通信规范设计的的合理性和可靠性提供了测试方法。基于本方案的通信板卡接口不受操作系统的限制，也不需要复杂的驱动程序，基于此可以开发各种新型的总线测试设备。验证结果证明，板卡符合ARINC429设计标准，能够实现多通道并行发送、接收ARINC429数据，基于硬件的定时功能设计提高了定时精度。

图5 双极性归零码偶校验波形图

图6 测试结果图

参考文献

[1] 邓智敏，张军.基于HS3282的ARINC429总线通信卡的设计与应用[J].计算机测量与控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100数据手册（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吴继华，蔡海宁，王诚.Altera FPGA/CPLD设计（高级篇）[M].北京：人民邮电出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429总线接口设计与实现[J].电子器件，2005（2）：432?434.