基于FPGA的导航接收机跟踪环路设计与实现

顾睿文,黄仰博,苏映雪,欧 钢

(国防科学技术大学电子科学与工程学院卫星导航定位技术工程研究中心,湖南 长沙 410073)

0 引 言

全球定位系统能够为用户提供精确的定位、测速、授时服务(PVT服务),在国民经济的快速发展的今天已经得到广泛的应用[1]。相关产业带来的经济效益和社会效益也迅速增加,人民对其的重视程度也日益提高。然而,国内高性能导航接收机芯片几乎都是国外设计制造,开发高性能导航接收机芯片愈发重要。近年来,随着北斗二代一期系统的建成和投入使用,国内在导航接收机的研究和开发有了较大的进展,但是离国外高性能导航接收机的技术水平有一定的差距。

目前,主流的导航接收机设计基本架构是FPGA+DSP或者FPGA+ARM的工作模式,其中相关器,载波NCO,码NCO等适宜硬件处理的在FPGA中实现,通道调度,环路鉴别器计算和环路滤波等是在DSP或者ARM中实现。这样就导致了研发时间较长,研发过程也较为复杂。利用Xilinx公司提供的协处理器[2],实现环路的跟踪和通道的调度,在单片FPGA内实现导航接收机的跟踪环路,在不损失性能的基础上实现资源的优化。

本文分析了导航接收机的设计和跟踪的基本原理,分析了载波环、码环的基本设计和环路鉴别

器的算法性能分析,而后设计了基于FPGA的导航接收机跟踪环路,并在Xilinx公司的Virtex-4系列的XC4VSX55芯片上实现了用Verilog编程的硬件逻辑电路和基于内嵌协处理器核的跟踪算法的嵌入式开发。

1 导航接收机跟踪原理

导航接收机的基带处理部分主要包括捕获,跟踪,同步和锁定检测及定位解算。在捕获成功后,导航接收机还需要再进行载波同步和码同步。载波环路用于复现输入信号的载波相位,与输入信号进行相关后除去载波[3];码环用于复现输入信号的码相位,从而得到接收信号的信号时间。接收机的本地时间减去信号时间即伪距值。经过位同步和帧同步后,得到导航电文数据。图1为导航接收机基带信号处理跟踪环路基本结构框图。

图1 导航接收机基带信号处理跟踪环路基本结构框图

1)载波环

载波跟踪是对载波相位和多普勒的精确估计。由于前端数字下变频时采用免混频处理,在数字下变频后,会有一定频率的残余载波,该残余载波将和信号多普勒一起在载波环中去除。

接收机的载波同步主要是使得接收机本地振荡频率与数字下变频后的信号频率基本一致,且本地载波相位与接收到的载波相位基本一致。在导航接收机中,载波跟踪环主要包括相位锁定环(PLL)和频率锁定环(FLL)[4]。PLL跟踪精度较高,但其动态跟踪范围较小,而FLL可以跟踪动态范围较大的信号,但是精度较低。一般载波跟踪环路采用FLL辅助PLL,先利用FLL将频率误差缩小到PLL可跟踪范围,再通过PLL达到良好地跟踪精度。

数字锁相环(PLL)是一个基本的同步部件[5]。将积分累加后的I支路和Q支路经过鉴相后,根据鉴别器算出相位误差,通过环路滤波器后,控制载波NCO频率控制字,从而达到控制载波相位的目的。锁相环的鉴别器可采用以下几种方法,其具体性能如表1所示。

表1 锁相环鉴别器算法比较[6]

数字锁频环(FLL)[7]与锁相环原理类似,与锁相环不同的是,锁频环输出的是频率误差,锁相环输出的是相位误差。这就使得锁频环主要实现频率同步。锁频环的频率鉴别器主要有以下几种,具体性能比较如表2所示。

表2 锁频环鉴别器算法比较[6]

2)码环

码环的作用是跟踪信号中伪随机码相位的变化,使得本地产生的伪随机码和GNSS中频信号的伪随机码同相。常用的实现方式是使用DLL(延迟锁定环)。

DLL跟踪环路的方式和锁相环跟踪的方式很类似,将本地产生的超前码和滞后码送入相关器中和信号进行相关运算,鉴别出超前码和滞后码与接收码序列的相位关系,通过码环鉴别器和环路滤波器的调整实现码环的跟踪,如图2所示为码环的基本结构。

图2 码环基本结构框图

从图1中可知,中频信号与本地载波相乘得到正交分量和同相分量,而后和移位寄存器产生的三路码积分累加,产生IE、QE、IP、QP、IL、QL六个累加值,再送入码环鉴别器(DLL)中计算本地码和接收码的相位差,调整码NCO的频率控制字,实现码环的跟踪[9]。目前主要的算法有归一化超前减去滞后包络,非相干超前减去滞后功率,归一化非相干超前减去滞后功率,归一化相干点积,准相干点积。

因输出误差在1个码片范围内呈线性特征,归一化的超前减滞后包络鉴别器得到广泛应用。

其鉴别器算法为

error=0.5(RSSE-RSSL)×

(RSSE+RSSL)，

式中:

本课题亦使用了归一化的超前减滞后包络鉴别器作为码环鉴别器。

2 FPGA设计与实现

采用Xilinx公司的Virtex-4系列XC4VSX55芯片,利用其带有的协处理器可方便的实现导航信号的跟踪过程。考虑协处理器的处理能力及硬件资源的优化,设计环路框图如图3所示。

图3 导航接收机跟踪环路FPGA内实现框图

与传统的设计相比,FPGA内跟踪环路主要从以下3个方面优化。

1)设计协处理器硬件加速器[10],用于扩展协处理器的运算能力,增强协处理器在处理复杂运算中的能力。

由于协处理器只能实现加减法等简单指令,为增强协处理器的处理能力,设计了一个乘法器,一个除法器,一个FFT模块和一个反正切函数模块作为是协处理器的硬件加速器,在协处理器中定义了控制函数控制硬件加速器的使用,通过总线读写方式控制硬件加速器的使用调度,很好的增强了协处理器的整体能力。

2)通过时分复用的方式,节约相关累加器资源。

如图4所示为复用和积分累加器的实现框图,通过时分复用控制信号控制码发生器发生的早准晚信号进行3倍复用,并与基带数据输入依次进行相关运算,将相关后的数据经过延时控制后进行累加。这样就节约了2/3的相关累加器资源。

图4 积分累加器结构框图

3)通过设计相关值预处理模块,减轻协处理器压力,使得协处理器能同时处理更多通道,增强协处理器工作的实时性。

图6示出了环路收敛过程中载波环鉴相器输出值变化。从图中可明显看出,鉴相器输出值逐渐趋向稳定,环路收敛良好。与常规设计相比,该设计在不损失性能的基础上实现了资源的优化,满足了设计要求。

图5 相关值预处理模块仿真时序

图6 导航接收机环路跟踪结果

3 结束语

分析了导航接收机现阶段架构的特点,分析了导航接收机跟踪环路的基本工作原理和不同鉴别器算法下锁频环,锁相环和延迟锁定环路的性能,并根据需求给出了一种导航接收机跟踪环路的设计方案,利用FPGA运行速度快,内部协处理器使用灵活的特点,在不降低性能的情况下节约硬件资源,为高性能导航接收芯片提供了一种思路。

[1]唐小妹,徐鹏程,王飞雪.两种相位鉴别器下导航接收机跟踪环路性能分析及比较.[J].国防科技大学学报,2010,32(2):85-90.

[2]吴舜晓.全数字导航接收机协处理器技术研究[D].长沙:国防科学技术大学硕士学位论文，2009.

[3]刘紫城,傅兴华.基于北斗卫星导航的载波跟踪算法研究.[J].现代科技,2009,8(12):40-42.

[4]张晶泊.GNSS 软件接收机高动态载波跟踪环路关键技术研究 [D].大连:大连海事大学,2012.

[5]贾东升.导航接收载波恢复技术研究.[D].长沙:国防科学技术大学硕士学位论文，2003.

[6]谢 钢.GPS 原理与接收机设计 [M].北京:电子工业出版社,2009.

[7]邱致和,王万义.GPS原理与应用[M].北京:电子工业出版,2001:80-85.

[8]唐小妹.高性能导航接收机中载波恢复与载噪比估计研究.[D].长沙:国防科学技术大学硕士学位论文,2005.

[9]王建平.GNSS接收机跟踪环路的设计与实现.[D]北京:北京邮电大学,2010.

[10]叶淑群,陈鸿鹏,梁士坤.实现基于FPGA 的硬件算法加速器[J].宝鸡文理学院学报·自然科学版,2006,26(2):154-155.