基于MATLAB的全数字锁相环的设计与实现

侯永飞，倪永婧，王全喜

（1．中国电子科技集团公司第五十四研究所，河北 石家庄 050081；2．河北科技大学，河北 石家庄 050000）

基于MATLAB的全数字锁相环的设计与实现

侯永飞1，倪永婧2，王全喜1

（1．中国电子科技集团公司第五十四研究所，河北 石家庄 050081；2．河北科技大学，河北 石家庄 050000）

由于锁相环工作频率高，对其进行仿真，数据量大，仿真时间长。为了提高锁相环设计效率，有必要建立一个高效的仿真模型。详细分析了全数字锁相环的构成及各个模块的工作原理，在理论分析的基础上建立了全数字锁相环的数字模型，并用MATLAB语言构建了一种新的全数字锁相环仿真模型。仿真验证了这种全数字锁相环实现的可行性，仿真结果与理论分析基本一致。

全数字锁相环；数字环路滤波器；数控振荡器；MATLAB

0 引言

锁相环（PLL）是实现2个信号相位同步的自动控制系统。所谓相位同步是指2个信号的频率相等，相位差为一个固定值。组成锁相环的基本部件有鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO），传统锁相环的各个部件都是由模拟电路实现的［1］。环路能实现相位锁定，主要是利用负反馈控制系统原理，反馈部件反馈被控制变量，输入变量与反馈变量比较得到误差信号，误差信号经控制器输出与误差成比例的控制信号，来修正被控制变量，以减小误差，最终使输入变量与反馈变量的误差趋于0，从而实现自动调节的功能。

随着数字信号处理技术的不断发展，全数字锁相环（All Digital Phase Locked Loop，ADPLL）逐步发展起来。全数字锁相环的组成与传统环路构造方式完全一致，它仍然是由数字鉴相器、数字环路滤波器和数字压控振荡器3个部件组成的一个闭环负反馈相位控制系统，只不过它的全部电路经数字化处理。与传统的模拟电路实现的锁相环相比，数字锁相环易于集成，功耗低，体积小，性能可靠，因而在通信系统的载波同步、位同步和相干解调等方面发挥了重要的作用［2］。

为了设计出满足系统要求的数字锁相环，首先需要进行仿真分析验证。前人在基于晶体管级模型的SPICE仿真工具上对锁相环进行了仿真，结果比较精确。但是，由于锁相环工作在较高频率上，且仿真需要的数据量极大，仿真时间很长。因此，有必要建立一个高效的模型来解决这个问题。本文建立了数字锁相环可实现的数字化结构及模型，并在此基础上，以文献［3］中的全数字锁相环为原型，在MATLAB环境下建立了全数字锁相环的仿真模型。为了验证该模型的正确性，给出了全数字锁相环的仿真结果。

1 全数字锁相环的数字化模型

为了更好地对锁相环路进行分析，从组成环路的基本模块的特性出发，分别给出了它们的结构原理图，通过原理图对锁相环各个模块的作用原理以及系统组成进行分析，并给出它们各自的数学模型。

1.1 数字鉴相器

数字鉴相器采用数字乘法器及低通滤波器来实现具有正弦鉴相特性的鉴相器［3］。数字化鉴相器由与之相对应的数字乘法器及低通滤波器组成，其结构如图1所示。

图1 数字鉴相器

图1中本地振荡器输出的数字信号可表示为：

输入信号经A／D采样后，第k个采样时刻采样量化后的数字信号为［2］：

令ui（tk）＝ui（k），uo（tk）＝uo（k），则ui（k）与uo（k）相乘后，经低通滤波得到的数字误差信号为：

式中，θe（k）＝θ1（k）－θ2（k）。

1.2 数字环路滤波器

在数字锁相环路中，环路滤波器起着十分重要的作用，数字环路滤波器参数的设计也是锁相环设计的重点和难点。理想二阶环路滤波器数字化系统函数为：

图2 数字环路滤波器结构

1.3 数字控制振荡器

数字控制振荡器（NCO）是VCO的数字化实现结构［4］。在数字域，NCO相当于相位累加器，即

式中，uc（k）为数字滤波器输出的数字控制电压；为NCO的相位控制增益（rad／V）。利用z变换的性质，在初始状态θ2（0）＝0时，有θ2（k＋1）＝zθ2（k），则数字控制振荡器NCO输出相位与控制电压的关系为：

即为NCO的数学模型。

2 数字环路的动态方程

根据数字锁相环的结构，由环路各组成部件的数字化模型，可得到数字锁相环的动态方程和相位模型。环路的z域相位模型如图3所示。

图3 数字锁相环路的相位模型

数字锁相环的动态方程为：

式中，K＝Ud，为数字环路总增益（rad）。数字锁相环路的系统函数为：

将式（4）和式（6）代入式（8），可以得到对应的数字理想二阶锁相环路滤波器的系统函数：

根据理想二阶环路的系统函数表达式和式（9）相比较得到，当ωnT＜＜1时，C1、C2与ωn、ξ的关系式为：

式中，ωn为无阻尼振荡频率；ξ为阻尼系数。

3 MATLAB仿真与实现

依据描述的锁相环的构成，基于MATLAB软件编程［5，6］，实现了各个部件的逻辑功能，并对系统的运行过程进行了仿真。

仿真中采用中心频率f0＝70 MHz的叠加有高斯白噪声的单载波信号作为输入信号，叠加有高斯白噪声的单载波信号可表示为：

根据带通信号采样定理，可以采用低于信号频率的采样速率，仿真中采样速率fs＝32．768 MHz。要求环路的快捕带ΔωL＞50 kHz，输入信噪比（S／N）i＜0 dB时环路能够正常锁定。根据上面的讨论，知道只有当ωnT＜＜1时，才有式（10）和式（11）成立。环路自然角频率ωn与快捕带、阻尼系数ξ之间的关系为：ωn＝ΔωL／（2ξ），对于理想二阶环路来讲，阻尼系数ξ通常设为0．707，这样，只需满足ΔωLT／（2ξ）＜＜1即可，将ΔωL、ξ、T的值代入，显然满足ωnT＜＜1的条件。当ΔωL＞50 kHz时，

为了兼顾稳态相差及快捕带宽，选择ωn＝2π× 150×103（rad／s）。根据数字环路总增益：

为了方便工程实现，仿真测试了单载波输入信号情况下，改变输入信噪比、载波初始频偏和环路滤波器系数来测试捕获时间及捕获后的频差波动范围等载波环路的性能［7－10］。

输入信号信噪比为20 dB、初始频偏为92．25 kHz、环路滤波器系数C1＝0．055 2、C2＝0．000 967时的载波环路仿真结果如图4所示。

输入信号信噪比为20 dB、初始频偏为92．25 kHz、环路滤波器系数C1＝0．108 9、C2＝0．002时的载波环路仿真结果如图5所示。

图4 环路系数较小情况下的仿真结果

图5 环路系数较大情况下的仿真结果

输入信号信噪比为0 dB、初始频偏为92．25 kHz、环路滤波器系数C1＝0．055 2、C2＝0．000 967时的载波环路仿真结果如图6所示。

图6 信噪比较小情况下的仿真结果

根据以上仿真结果，可以得出环路参数设计的几点讨论：

①在环路系数相同的情况下，输入信号的信噪比越高，则环路捕获时间越短，锁定后稳态相差也越小。

②在输入信号信噪比相同的条件下，增加C1、C2等同于增加了环路快捕带ΔωL、加快了环路锁定速度，降低C1、C2则刚好起相反的作用。因此，在一些工程设计中，在环路未锁定前加大C1、C2的取值，以增加锁定速度；在锁定后降低C1、C2的取值，以减小稳态相差，这样可以在锁定后增加解调信噪比，降低误码率，提高系统性能。

4 结束语

给出了数字锁相环可实现的数字化结构及模型，该结构具有比较简单、容易使用数字电路实现的优点。在理论分析的基础上，建立了数字化模型与模拟电路之间的对应关系，并对锁相环中的2个主要参数C1、C2与系统的自然频率ωn和阻尼系数ξ之间的关系进行了数学描述，从而可以在工程设计时依据具体的设计要求而定量地计算该参数，简化了数字锁相环的设计。

［1］张厥盛，郑继禹，万心平．所相技术［J］．西安：西安电子科技大学出版社，1998．

［2］李素芝，万建伟．时域离散信号处理［M］．长沙：国防科技大学出版社，1998．

［3］季仲梅，杨洪生，王大鸣．通信中的同步技术及应用［M］．北京：清华大学出版社，2008．

［4］黄智伟．锁相环与频率合成器电路设计［J］．西安：西安电子科技大学出版社，2008．

［5］王 彬．MATLAB数字信号处理［M］．北京：机械工业出版社，2010．

［6］刘 波，文 忠，曾 涯．MATLAB信号处理［M］．北京：电子工业出版社，2006．

［7］杜 勇．数字通信同步技术的MATLAB与FPGA实现［M］．北京：电子工业出版社，2013．

［8］陈 鑫，邓小莺．MATLAB环境下的全数字锁相环仿真模型分析［J］．微电子学，2007，37（4）：490－493．

［9］王小渭，周跃峰，武自芳．全数字锁相环电路的研制［J］．无线电通信技术，1999，25（6）：45－46．

［10］李小蓓．扩频通信同步系统中锁相环的设计［J］．无线电工程，2005，35（4）：41－43．

Design and Implementation of All Digital Phase-locked Loop Based on MATLAB

HOU Yong-fei1，NI Yong-jing2，WANG Quan-xi1
（1．The 54th Research Institute of CETC，Shijiazhuang Hebei 050081，China；2．Hebei University of Science and Technology，Shijiazhuang Hebei 050000，China）

Due to the high operation frequency of PLL，the PLL simulation features large data amount and long simulation dura-tion．Therefore，in order to improve the efficiency of PLL design，it is necessary to establish an efficient model for PLL design．In this the-sis，the structure of ADPLLand the principle of each module are described in detail．A mathematical modelon ADPLL is established on the basis of theoretical analysis．Based on previous models for PLL，a new behavioral model for all-digital PLL in MATLAB environment is presented．The simulation test proves the feasibility of the ADPLL．The resultsmainly accord with the theoretical analysis．

all digital PLL；digital loop filter；digital control oscillator；MATLAB

TN911．8

A

1003－3106（2015）07－0079－04

10．3969／j．issn．1003－3106．2015．07．21

侯永飞，倪永婧，王全喜．基于MATLAB的全数字锁相环的设计与实现［J］．无线电工程，2015，45（7）：79－82．

侯永飞男，（1981—），工程师。主要研究方向：卫星通信。

2015-04-16

倪永婧女，（1981—），讲师。主要研究方向：数字信号处理。