VHDL中元件例化语句的使用

西华师范大学电子信息工程学院　彭子洳



VHDL中元件例化语句的使用

西华师范大学电子信息工程学院彭子洳

元件例化是用含有完整程序结构的VHDL表述来构成自顶而下层次化设计的一种重要手段，本论文首先论述元件例化的概念，特点，组成及其表达形式等，说明对元件例化语句的认识。

VHDL；元件例化；层次化设计

引言

在使用VHDL进行电路设计过程中，为了达到连接底层元件实现更高层次的电路设计结构，常常在文件中使用元件例化语句来实现。将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与另一个设计实体中指定的端口相连，从而实现层次化设计，这种设计方法可以大大地简化硬件电路的结构，具有可靠性高、灵活性强等特点。

1.元件例化的概述

元件例化本质上就是一种元件与指定端口相连接，即将层次化设计中底层设计好的设计实体定义为一个元件也成为底层元件，然后利用特定的连接表述方法，这里一般指端口映射法或者位置关联法或者这两种方法相结合使用，来将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引进一个新的低一级的设计层次。元件例化是使VHDL的设计实体构成自顶向下层次化设计的一种重要手段。

2.元件例化的特点

（1）元件例化是可以多层次的。一个调用了较低层次元件的顶层设计实体，也可以被更高层次的设计实体所调用，成为当前设计实体中的一个元件。

（2）任何一个被例化语句声明并调用的设计实体就是一个元件，但该元件可以通过不同的形式出现。它可以是已设计好的一个VHDL 设计实体，可以是来自FPGA元件库中的元件或是FPGA器件中的嵌入式宏元件功能块，或是以别的硬件描述语言，如Verilog HDL 设计的元件。当然还可以是软的IP 核，或者是FPGA中的嵌入式硬IP核。

3.元件例化的组成部分及表达式

3.1元件例化的组成部分

元件例化语句由两部分组成，第一部分是将一个底层设计好的设计实体定义为一个元件，语句的功能是用COMPONENT语句对准备调用的这个元件做出声明，这一部分称为元件调用声明语句或元件定义语句。元件例化语句的第二个组成部分则是底层元件与顶层文件中元件间及端口的连接说明。

3.2元件例化的表达形式

（1）元件定义语句

元件调用声明语句必须放在ARCHITECTURE和BEGIN之前。其中“端口名表”需要例出该元件对外通信的各端口名。命名方式与PORT（）语句一致。即对于需要调用的元件，只需将该元件对应的VHDL程序的实体描述直接复制过来，然后把ENTITY改写为COMPONENT。

（2）元件例化语句

元件例化语句，其中的例化名必须是已经存在的，它类似于标在当前电路设计系统中的一个插座名，而元件名则是准备在此插座上插入的底层设计中的元件名PORT MAP 是端口映射，或端口连接的意思，其中的“端口名”是在元件定义语句中的端口名表中已定义好的元件端口的名字，或者说是顶层文件中待连接的各个元件本身的端口名。“连接端口名”则是顶层系统中准备与接入的元件的端口相连的通信线名，相当于插座上各插针的引脚名。元件例化就是讲元件的引脚与调用该元件的端口的引脚相关联，该关联有三种表达方式，一是端口名关联法也称端口名映射法。形式：例化名 ：元件名 PORT MAP（信号关联式1，信号关联式2，...） ；信号关联式形如：b=＞b1，意思是将元件的引脚b与调用该元件的端口b1相关联，符号“=＞”为连接符号。这时，端口名与连接端口名的对应形式在PORT MAP句中的位置可以是任意的。二是位置关联法。所谓位置关联，就是以位置的对应关系连接相应的端口。形式：例化名：元件名PORT MAP（信号1，信号2，...） ；使用这种方式，端口名和关联连接符号都可省去，在PORT MAP子句中要求连接端口的信号排列方式与所需例化的元件端口定义的端口名相对应。三是混合关联法，即端口名映射法与位置关联法相结合使用的方法。

4.结语

VHDL中元件例化语句可以将底层元件连接起来，形成更高层次的电路设计机构，也很好的体现了VHDL中自顶而下的层次化设计。在如今电子自动化技术不断发展的时代，电路设计系统越来越复杂化，若能够很好的将元件例化语句使用到电路设计当中，将进一步提高电路设计的高效性和稳定性。

［1］黄继业.EDA技术使用教程-VHDL版［M］.科学出版社，2013.

［2］王广君.EDA技术及应用［M］.华中科技大学出版社，2008.

［3］侯伯亨，顾新.硬件描述语言与数字逻辑电路设计［M］.西安电子科技大学出版社，1999.