功率VDMOS器件中纵向电场的研究

任向兵，鲍嘉明，宁可庆

（北方工业大学 电子信息工程学院 微电子系，北京 100144）

功率VDMOS器件中纵向电场的研究

任向兵，鲍嘉明，宁可庆

（北方工业大学 电子信息工程学院 微电子系，北京 100144）

本课题的研究目的旨在从改变功率VDMOS的结构参数入手得到外延层厚度和栅源电压对功率VDMOS纵向电场的影响，并且在结构参数变化的范围内分析出最大电场位置的变化，为优化器件的性能起到指导作用。通过二维仿真工具TSUPREM4和MEDICI仿真器件的结构和电场并以图表的形式计算得到最大电场位置的变化趋势。通过修改器件的外延层厚度得到了在不同的参数下其纵向电场的分布接近封闭的拱形曲线并且随着外延层厚度的增加最大电场的位置接近线性的变化趋势，外延层厚度每增加1.5um到2.5um，最大电场点的位置会上升外延层厚度的百分之3到百分之6。改变器件的栅源电压使器件在进入准饱和区之后纵向电场分布十分稳定不在受栅源电压的影响而没有进入准饱和区时电场随着栅源电压的增大而增大。

纵向电场；外延层厚度；栅源电压；准饱和效应

功率MOS晶体管是在MOS集成电路工艺基础上发展起来的新型开关器件。在微电子工艺基础上实现电力设备高功率大电流的目的[1]。由于其独特的高输入阻抗、低驱动功率、高开关速度、优越的频率特性、以及很好的热稳定性等特点[10-13]，广泛地应用于开关电源、汽车电子、马达驱动、工业控制，电机调速、音频放大、高频振荡器、不间断电源、节能灯、逆变器等各种领域。其中应用在不同的领域中对功率MOS的性能要求也不一样我们通常需要利用软件仿真功率器件在不同结构下各种特性的具体曲线，理想的功率MOS应具有较低的导通电阻、开关损耗和较高的阻断电压。由于其导通电阻和击穿电压之间的牵制作用，限制了功率MOS的发展[6]。功率MOS器件的发展过程基本上是在保留和发展早期MOSFET本身优点的基础上努力提高功率和频率[2-3]。对功率MOS器件性能的提高主要从改进工艺条件和器件结构入手，主要包括沟槽栅MOS和DMOS[14]。在1969年Y.Tarui等人[4]提出了横向双扩散MOS（Lateral double diffused mos），通过横向双扩散技术形成导电沟道区，很好地解决了提高耐压和增大电流之间的矛盾。但由于其导通电阻很大，硅片面积利用率低，频率特性差。1976年Siliconix和IR公司推出了垂直导电V型槽结构的功率MOS（vertical V-groove mos，VVMOS）[7-9]。垂直导电沟道MOS是将沟道区、漂移区、漏区从器件表面转移到MOS管体内，这样有效提高了硅片面积利用率、器件的耐压能力和开关速度。现在VDMOS几乎完全取代了VVMOS市场。经过20多年的发展，VDMOS已经有了很大进步。主要向两个方向发展：对于低耐压器件，希望减小芯片面积，降低导通电阻和功耗[6]；对于高耐压器件希望在保持高击穿电压的前提下，降低导通电阻。其中影响功率VDMOS击穿电压和进入准饱和区时间的一个因素是器件垂直方向的电场，我们可以通过改变器件垂直方向的最大电场来提高击穿电压和减弱准饱和效应。下文中将通过改变器件的外延层厚度和栅源电压解析出垂直方向上电场的具体变化情况。

1 外延层厚度变化的研究

1.1 外延层厚度对电场的影响

如图1所示为VDMOS晶体管的纵向剖面结构图其中G、S和D分别为VDMOS器件的栅极源极和漏极，上面的n+为源区，与P区相连接，n-外延层为漂移区，下面的n+为漏区当栅极电压大于零时，P区形成横向导电沟道，源漏电流至上向下经过漂移区到达漏极。VDMOS为了输出大电流通常将多个单元并联而成多晶硅栅将各单元的栅极连接起来，漏极作为公共电极[15-16]。VDMOS的外延层厚度定在20.5 μm到30 μm范围内，文中第一个研究的内容为针对VDMOS的其他结构参数固定以及VGS（栅源电压）与VDS（源漏电压）不变，只改变外延层的厚度比较垂直方向上最大电场值位置的变化。

图1 VDMOS结构

通过软件TSUPREM4仿真出来的VDMOS器件结构具体参数如表1所示，具体的开启电压VTH控制在0.8 V保证器件正常工作。修改外延层厚度从20.5 μm一直增加到30 μm取20个点仿真得到在每一个外延层厚度的尺寸下电场的分布。但是保证器件的开启电压稳定，这样方便定性具体分析电场的变化规律。说明：外延层厚度零从器件衬底开始算起到达栅电极位置处是最大值。

表1 VDMOS结构参数

首先保证VDMOS在相同的栅源电压VGS=6 V（VGS不变），源漏电压以1 V为步长增加到70 V（VDS不变），保证器件进入准饱和区。外延层厚度以0.5微米为间隔从20.5 μm一直增加到30 μm。通过MEDICI仿真得到器件纵向电场最大点的位置变化，根据仿真数据绘出最大电场位置与外延层厚度的关系如图2所示，我们可以从图中看出随着外延层厚度的增加，最大电场点的位置距离栅极相对越来越近，且呈现出接近线性的增长（其中横轴表示外延层厚度，纵轴表示最大电场点的位置）。此电场点位置的变化只是针对表1的参数范围内所产生的，只对优化这一参数内VDMOS的准饱和效应有效。

图2 外延层厚度与电场最大点位置变化曲线

1.2 仿真结果分析

随着外延层厚度的增加，在垂直方向上最大电场值的点变化分析：当VGS大于阈值电压VTH时，在栅极下的P区 （如图1）形成反型层也就是电子沟道，然后在源漏电压VDS的作用下N+源区的电子经反型层到衬底漏极形成源漏电流，电流的方向是至上向下的沿着电势降低的方向[4]，所以在器件宽度为15 μm处的垂直方向上最大的电场点应该是十分接近栅极位置的，所以随着外延层厚度的增加这个最大的点是逐渐向上移动的。

通过图2所示的变化曲线计算得出外延层的厚度每增加0.5 μm时最大电场的点都会上移，但是每次上升的幅度是不一样的，且呈现出线性的增长趋势。随着外延层厚度的增加最大电场的点按照一定的比例上升，当外延层超出这个范围之后，又按另外一个比例常数变化。通过仿真数据计算得出外延层厚度每增加1.5 μm到2.5 μm，最大电场的点的位置会上升外延层厚度的3个百分点到6个百分点。

2 栅源电压VGS变化的研究

2.1 栅源电压VGS对电场的影响

第二个研究内容是首先确定器件的各个结构的参数，保证VDMOS的开启电压（VTH）是0.8 V[3]（由具体的应用背景决定），具体器件的结构参数见表2。

表2 VDMOS结构参数

在VDS为70 V，开启电压为0.8 V不变的情况下，VGS以 1 V为步长从 1V增加到 12 V，通过MEDICI仿真得到在器件X=15 μm的纵向电场分布情况见图4。说明：外延层厚度零从器件衬底开始算起到达栅电极是最大值。

通过仿真器件的I-V特性见图3，在VGS在1 V至4 V这个电压范围内源漏之间的电流随着源漏电压的增大而逐渐增大，当VGS＞4 V时源漏之间的电流不在随着源漏电压的变化而发生明显的改变，器件进入准饱和区。

图3 VDMOS I-V特性

当VGS从5 V增加到12 V时器件进入准饱和区之后，在不同的栅源电压下纵向电场的分布曲线接近重合，不在随着电压的变化而发生改变（图4所示）整体纵向电场的分布接近拱形，最大电场点的位置也相同。在VGS小于4 V器件没有发生准饱和效应，器件的纵向电场不在是拱形分布，且电场随着源漏电压的增大而逐渐增大并且最大电场位置距离栅极很近。

图4 VGS对VDMOS纵向电场的影响

2.2 仿真结果分析

从电场的仿真数据计算得到器件没有发生准饱和效应时最大电场点的位置是十分接近栅极的，因为此时电子浓度是上升的。

根据公式[5]

其中q为电子电量，n（y）为垂直方向电子浓度，ND为漂移区掺杂浓度，ε为真空介电常数。影响纵向电场最大的因素是垂直方向的电子浓度，进入准饱和区之后VDMOS此时电场最大点的位置在18.4 μm处而不是之前十分接近栅极的位置处，并且电场值随着VGS的增加最大电场点的位置基本保持不动。因为进入准饱和区之后垂直方向上电子浓度和电子速度基本保持稳定不受电压的影响。而在没有进入准饱和区时电子浓度和电子速度都是随着VGS的增大而增大的所以最大电场的值也是逐渐增大的。

当VDMOS发生准饱和效应之后，不同栅源电压下的电场曲线接近重合，其纵向电场的分布类似于拱形，并且不在随着栅源电压的变化而改变基本保持稳定，在没有发生准饱和效应时，器件的纵向电场随着源漏电压的增大而增大并且最大电场点的位置是十分接近栅极。

3 结 论

通过对VDMOS结构参数的改变，统计不同结构参数和栅源电压下的仿真数据得到外延层厚度的增加在器件中间位置处垂直方向的最大电场的位置是按一个比例常数变化的。外延层厚度每增加1.5 μm到2.5 μm，最大电场的点的位置会上升外延层厚度的3个百分点到6个百分点。最大电场点的位置随着外延层厚度的改变接近线性变化。随着栅源电压VGS的变化，当VDMOS没有进入准饱和区时，最大电场点的位置在十分接近栅极的位置处，并且电场值与电子浓度和电子速度随着栅源电压VGS增大而增大，但是当栅源电压VGS大到器件进入准饱和区时，此时最大电场点的位置不在发生明显改变并且电子浓度与电子速度也变化甚微。这个电场变化的结论对于优化VDMOS的击穿电压和准饱和效应有很大参考价值，可以大大减少工作量并且可以对器件的击穿电压做大致的估算。

[1]陈星弼.功率MOSFET与高压集成电路[M].南京：东南大学出版社，1990.

[2]康剑.600 V/10A变压大电流VDMOS功率晶体管的仿真分析与研制[D].南京：电子科技大学，2010

[3]Kim J，kim S G.High Density Trench Gate DMOSFET swith Trench Contact Structure[J].IEEE Trans.on Eletron Devices，1999，2（18）:27-29.

[4]Yilmaz H.Optimization and surface charge sensitivity of high-voltage blocking structures withshallow junctions[J].IEEE Trans.Electron Devices，1989，5（11）：1666-1675.

[5]M A A，Z and t I，et al.Record low specific onresistancefor low-voltage trench MOSFET[J].IEEE Proc-CircuitsDevices Syst.2000，1（10）:27-29.

[6]ArashRezapour，PegahRezapour.Theeffectofrandom dopant fluctuation on threshold voltage and drain current variation in junctionless nanotransistors[J]. Journal of Semiconductors.2010，3（9）:14-15.

[7]Yuan S C.Non-destructive parameters extraction for IGBT spice model and compared with measurements[J].Solid State Electronics.2005，15（5）:110-111.

[8]Lefbvre S，KhatirZ，Saint-Eve F.Experimental Behavior of Single-Chip IGBT and Cool MOS Devices under Repetitive Short-Circuit Conditions[J].IEEE Transactions on Electron Devices.2005，20（10）: 40-42.

[9]Zingg，Rene P.On the Specific On-Resistance of High-Voltage and Power Devices[J].IEEE Transactions on Electron Devices.2004，27（7）：167-168.

[10]James Victory，Colin McAndrew，Thoma.A 3D physically based compact model for IC VDMOS transistors[J]IEEE Transactions on Electron Devices. 2005，20（10）:40-42.

[11]Bo Zhang.Power semiconductor Devices and Smart PowerICs Third Edition[M]，New YORK:Lin Judy Press，2000.

[12]PR Gray，RG Meyer.Analysis and design of analog integrated circuits 4 th Ed[M].New YORK:Wiley Press，1999.

[13]Nezar A，Salama C A T.Breakdown voltage in LDMOS transistors using international fieldring[J]. IEEE Trans on Eletron Devices，1991，38（7）：1676-1680.

[14]Shreepad Karmalkar.P Vishnu Moha.Compact Models of spreading Resistance for Electrical Thermal Design of Devices and ICs[J].IEEE Transactions on Electron Devices.2007，7（54）: 1734-1736.

[15]Yu-Da Shiul，Bo-Shih Huangl，and Ming-Dou Ker. CMOS Power Amplifier with ESD Protection Desigh Merged in Matching Network[J].IEEE Electron Device，2007，10（9）:825-828.

[16]CHEN Y，LIANG Y C，SAMUDRA G S.Design of gradient oxide-bypassed super-junction power MOSFETs device[J].IEEE Electron Device Letters，2001，22（8）:407-409.

Research electric field on the vertical direction of Power VDMOS design

REN Xiang-bing，BAO Jia-ming，NING Ke-qing
（Department of Microelectronics，Electronic Information Engineering College，North China University of Technology，Beijing 100144，China）

This research purpose is that change the structural parameters epitaxial layer thickness and gate source voltage of the power VDMOS then get the tendency of the electric field on the vertical direction.Then analysis the change of maximum electric field position within the scope of the structural parameter，in order to optimize the device performance and play a guiding role.Through the twodimensional simulation tools TSUPREM4 and MEDICI simulated device's structure and electric field in the form ofchart and calculated the change of the maximum electric field position.By changed the device epitaxial layer thickness that under different parameters the electric field on the vertical direction distributed near closed arch and epitaxial layer thickness increased，the location of the maximum electric field changed close to linear trend.Change device gate source voltage after entered the quasi saturation zone electric field on vertical direction is very stable and does not affected by the gate source voltage，if device is not entering the quasi saturation zone the electric field is increase by the gate source voltage rise.

electric field on the vertical direction；epitaxial layer thickness；gate source voltage；quasi saturation effect

TN4

：A

：1674-6236（2017）08-0083-04

2016-03-06稿件编号：201603064

任向兵（1990—），男，内蒙古锡林浩特人，硕士研究生。研究方向：功率MOS器件与功率集成电路。