CMOS数字IC三态输出管脚漏电路径分析

李兴鸿，赵俊萍，王 勇，方测宝，黄 鑫

（北京微电子技术研究所，北京 100076）

CMOS数字IC三态输出管脚漏电路径分析

李兴鸿，赵俊萍，王 勇，方测宝，黄 鑫

（北京微电子技术研究所，北京 100076）

本文从双电源电压三态输出电路原理结构图出发，列出了引起VOL、VOH、IOZH、IOZL失效的可能原因，通过估算指出引起高阻高电平漏电失效而其它功能参数都正常的失效模式的失效位置为输出NMOS管的驱动级的PMOS管漏电所致。

CMOS数字IC；三态输出；漏电；故障定位

前言

在集成电路中，经常用到三态输出结构。对于三态输出结构，通常要进行输出高电平（VOH）测试、输出低电平（VOL）测试、高阻态低电平漏电（IOZL）测试、高阻态高电平漏电（IOZH）测试[1]。由于多电源端口电路比较复杂，多层金属布线相互遮盖后难于观察，导致看似简单的端口电参数失效定位经常出现一些争议，故以此文为小结说明三态输出端口可能的失效位置，以备分析参考。

1 典型的三态输出结构

现在的集成电路一般都有高低不同的多种电源。一种外围电源为3.3 V、内核电源为1.8 V、带输出使能控制端、具有低到高电平移位电路的数字三态输出结构原理如图1所示[2]。其中MP 1、MN 1是输出级的PMOS和NMOS管；MP2、MN2为栅接电源和栅接地的栅耦互补型MOS晶体管ESD防护单元[3]。

通过输出使能端OEN的信号控制实现三态输出功能。当输出使能端OEN=1时，CMOS反相器PDINV输出为高电平3.3 V，CMOS反相器NDINV的输出节点低电平0 V。故MP 1和MN I都处于关断状态，输出端OUT为高阻状态。当OEN=0时，内核输入0～1.8 V的信号经电平移位后产生0～3.3 V的输出信号。

2 VOL失效定位

当输出为低电平时，在输出与地之间加规定的灌电流IOL测试输出电平的值VOL，VOL最大值小于一定值则认为合格[4]。这些值有一定的分布，太小和大于规定值都应判为失效。

太小的原因有图1中对地ESD保护结构中的MN2保护结构漏电或低压击穿、输出MN1管PN结低压击穿或穿通，即MN1管有到地的并联低阻通道。

太大的原因有输出管MN1部分PN结损伤不受栅控使实际栅控沟道减少、栅氧受损使沟道控制能力减弱开通电阻变大，也可以是输出级MN1管的前级CMOS（本文为NDINV）损坏导致驱动能力降低（输出级MN1栅压不够高）。即为前级CMOS的NMOS漏电流大造成。因为CMOS门电路具有波形整形作用，瑕疵波形经过一级整形后就可正常，所以不用考虑前面的其它级的故障对输出的影响。

太大的原因还可以是MP1输出管没完全关断漏电，或对电源ESD保护结构的MP2保护结构漏电或低压击穿造成。MP1输出管的不完全关断可以是MP1本身缺陷造成，如MP1部分PN结损伤不受栅控使实际栅控沟道减少、栅氧受损使沟道控制能力减弱开通电阻变大，也可以是MP1的前级CMOS（本文为PDINV）损坏导致驱动能力降低（MP1栅压不够低）。即为前级CMOS（PDINV）的PMOS漏电流大造成。

3 VOH失效定位

当输出为高电平时，在输出与地之间加规定的拉电流IOH测试输出电平的值VOH，VOH最小值大于一定值则认为合格[4]。这些值都应有一定的分布，太大和小于规定值都应判为失效。

太大的原因有对电源ESD保护结构中的MP2漏电或低压击穿、MP1管PN结低压击穿或穿通，即与MP1管有到电源的并联通道。

太小的原因有MP1管部分PN结损伤不受栅控使实际栅控沟道减少、栅氧受损使沟道控制能力减弱开通电阻变大，也可以是MP1管的前级CMOS（PDINV）损坏导致驱动能力降低（MP1栅压不够低）。即为前级CMOS（PDINV）的PMOS漏电流大造成。

太小的原因还可以是MN1输出管没完全关断漏电，或对地ESD保护结构的NMOS保护结构漏电或低压击穿造成。MN1的不完全关断可以是MN1本身缺陷造成，如MN1管部分PN结损伤不受栅控使实际栅控沟道减少、栅氧受损使沟道控制能力减弱开通电阻变大，也可以是MN1的前级CMOS（即NDINV）损坏导致驱动能力降低（MN1栅压不够低）。即为前级CMOS（即NDINV）的PMOS漏电流大造成。

4 IOZH失效定位

高阻态使能信号为高时（OEN=1），首先应使输出级的MP1及MN1都截止，然后再在输出端加高电平测其对地的电流IOZH，此电流一般应很小，如≤1uA。

如果IOZH大，则有如下原因：

1）MN1漏电大

2）MN2漏电大

3）MN1轻微开启。原因是MN1的前级CMOS（NDINV）损坏导致驱动能力降低（MN1栅压不够低）。即为前级CMOS（NDINV）的PMOS漏电流大造成。

5 IOZL失效定位

高阻态后再在输出端加低电平测其对电源的拉电流IOZL，此电流一般应很小，如≤1uA。

如果IOZL大，则有如下原因：

1）MP1漏电大

2）MP2漏电大

图1 三态数字输出电路原理图

3）MP1轻微开启。原因是MP1的前级CMOS（PDINV）损坏导致驱动能力降低（MP2栅压不够高）。即为前级CMOS（PDINV）的NMOS漏电流大造成。

6 高阻漏电流大定位分析举例

在某集成电路的调试过程中，发现多只器件三态输出管脚的IOZH（三态输出高电平漏电流）参数变大，达到约0.6 mA，电路功能测试正常，VOL和VOH等其它参数正常。芯片三态（高阻态）输出管脚IOZH正常显示值应为±0.001 uA。在电源不上电情况下，三态输出管脚与其他管脚IV曲线相同，有截止区，无漏电。上电后置成高阻态时此端对地有漏电，为约5 K的线性电阻。

依据第3、4节的分析，因VOL和VOH等其他参数正常、以及不加电源时无漏电，所以与输出端（就是管脚）直接相连的MP1、MN1、MP2及MN2等均应正常。

依据第5节的分析，排除MN1及MN2后，IOZH大的原因是MN1的前级CMOS（NDINV）的PMOS漏电流大造成。

假定阈值电压VT=0.7 V，MN1的K系数可由NMOS管线性区方程结合VOL测试额定值计算出，然后根据测IOZH时NMOS饱和区方程计算出MN1的栅源电压Vgs[5]。本例MN1的K系数约9 mA/V2，IOZH漏电大时MN1的Vgs约为1.06 V，计算过程略。

根据VOL测试额定值还可计算出MN1开通电阻约为50 Ω。假定输出级管子的沟道宽长比比驱动级管子大500倍，则MN1驱动级CMOS的NMOS管的开通电阻约25 K。由栅源电压约为1.06V 可计算出驱动级CMOS（即NDINV）的PMOS管可等效为约50K的电阻。也就是说，本应截止的驱动级CMOS（即NDINV）的PMOS（截止电阻应到GΩ量级）损伤成了约50K级的电阻了。

MN1的驱动级CMOS的P 管漏电会影响VOL及VOH测量数值吗？答案是不会。

如测VOL时，MN1导通，无论其前级NDINV的PMOS是什么状态，NDINV的输出应为高电平且也会输出高电平，对VOL无影响。如测VOH时，MP1开通（开通电阻约为50 Ω），MN1应截止（实际未截止，约5K电阻），其前级NDINV输出应为低电平（实际为约1 V电压），但电阻分压的结果是输出为接近电源电压的高电平（＝0.99 Vdd-IO），因此对VOH无影响。如从VOH＝Vdd-IO-IOH×RONP（其中：IOH为测试额定电流，RONP为MP1开通电阻）来看，VOH与MN1 的前级驱动更是没有任何关系。

7 小结

本文从高低两种电源电压的三态输出电路原理结构图出发，列出了引起输出端口参数VOL、VOH、IOZH、IOZL失效的可能原因。通过举例计算，直观地定位出引起高阻高电平漏电失效而其它功能参数都正常的失效模式的失效位置应为输出NMOS管的前级CMOS驱动级的PMOS管漏电所致。此例说明，不要见到端口漏电就判断为端口自身损坏，仍要全面仔细分析判断。尽可能将各种可能性都进行鉴别，并适当进行一些简单计算，使定位更准确，以免采取了错误的推进措施而造成人力、物力及时间的浪费而再回到问题未解决的原点的尴尬局面。

[1]《现代集成电路测试技术》编写组.现代集成电路测试技术[M].北京:化学工业出版社, 2005.12.

[2] 刘艳艳,耿卫东 等. CMOS数字集成电路I/O单元设计分析[J].南开大学学报(自然科学版), 2008,41(1).

[3] A.Amerasekera and C.Duvvury. ESD in Silicon Integrated Circuits, 2nd edition[M].Wiley, 2002.

[4] MIL-STD-883，TEST METHOD STANDARD MICROCIRCUITS

[5] 高保嘉, MOS VLSI分析与设计[M].北京:电子工业出版社,2002.12.

CMOS Digital IC Three-State Output Terminals Leakage Fault Localization

LI Xing-hong，ZHAO Jun-ping，WANG Yong，FANG Ce-bao，HUANG Xin
(Beijing Microelectronics Technology Institute, beijing 100076)

This paper starts from circuit schematic diagram about dual power supply voltage CMOS digital IC with three-state output, listed possible causes of out states leakage, and pointed out that IOZH failure caused by leakage of PMOS which is pre-drive CMOS while other parameters are quite normal by simple calculation.

CMOS Digital IC；Three-State Output；Leakage；Fault Localization

TN432

A

1004-7204(2017)04-0080-03

李兴鸿，研究员，航天大规模和超大规模集成电路检测和失效分析中心副主任，北京微电子技术研究所封装测试中心总工程师，毕业于华南理工大学半导体物理与器件专业。