张绍华,周 强
(中国兵器装备集团成都火控技术中心,成都 611731)
与信号完整性有关的因素,主要包括反射、串扰、噪声三种[1]。以噪声为例,当逻辑器件内部与PCB板中的数字信号同时发生跳变时,瞬态电流将会随之产生。此时,如元件周围存在其他导体,此导体电容与电感之间的耦合,必然会受到影响,致使噪声产生。由上述原因所导致的噪声,被称为“同步开关噪声”。噪声出现时,如电路处于交流状态,则噪声的强度,一般取决于电路的I/O特性及布线方式。可见,根源上讲,电路的设计水平,属于影响噪声强度以及信号完整性的主要因素。对高速数字电路进行优化设计,对于信号完整性的提高,具有重要意义。
2.1.1 反射控制方案
针对不同器件,设计不同的端接模式,是消除或减少反射的主要途径。实践中常用的端接方案,主要包括串行端接与并行端接两种。根据阻抗匹配以及端接方案的不同,逻辑器件的信号完整性同样有所不同。
以CMOS工艺的驱动源为例,与其他器件相比,该器件的阻抗值,具有稳定性强的优势。因此,采用串行端接的方式对信号加以控制,即可取得良好的效果。与之相比,TTL工艺驱动源,阻抗值的稳定性则较差。此时,建议采用并行端接中的戴维宁端接模式连接,以使反射得以减小,使信号的完整性得以提升。确定端接的过程中,还需注意合理选择网络拓扑结构,以获得最佳的端接效果。
2.1.2 串扰控制方案
串扰具有互相抵消的特征,且其数值与线间距离的大小负相关。如干扰源信号增加,则串扰的强度同样会有所提升。考虑上述特征,有关人员可采用以下方法将串扰消除:
(1)增加线距:有关人员可考虑采用jog式走线方式进行布线,以使线距得以延长,最大程度的将串扰消除。
(2)端接匹配的数量,与串扰的强度通常呈负相关。有关人员可适当增加端接数量,达到控制串扰的目的。需注意的是,端接数量的增加,对高速信号线性能的要求较高。如信号线无法满足条件,则不建议采用上述措施控制串扰。
(3)如高速数字电路的布线空间无限制,工作人员还可通过对线与线之间串扰强度的评估,找出干扰最强的区域。在此基础上,取一条地线,将其布置在区域中,使串扰问题得到解决。
2.1.3 噪声控制方案
地弹效应,是导致噪声产生的主要原因。为减小噪声,提高高速数字电路信号的完整性,可采用以下方法对地弹问题加以控制:(1)工作人员可适当增加Vcc之间的去耦电容数量,使噪声得以减少。去耦技术,属于电路设计中的主要技术之一。当COMS信号出现“0”、“1”变换时,△1噪声电流必然产生。将去耦技术应用到电路设计中后,逻辑器件运行的稳定性将明显提升,COMS信号出现“0”、“1”变换现象的几率,同样会有所降低,信号的稳定性随之提升。(2)适当降低器件的输出负载,同样能够达到减少噪声的目的。工作人员可直接撤销一部分负载,或采用驱动器将负载隔离,使高速数字电路信号的稳定性得以提升。
2.2.1 仿真模型
为判断本课题所提出的措施,能否达到提高高速数字电路信号稳定性的目的,实验人员通过建立仿真模型的方式,对电路的信号进行了检测:
(1)模型类型:Simulation Program with IC Emphasis模型。
(2)仿真软件:Siwave软件。
(3)仿真参数:传输线:Stacup。线宽设置:10mils,线长设置:3inch,电常数:4.5、信号频率:66MHz、电阻参数共三种,分别为0Ω、47Ω及120Ω。
(4)仿真方法:将上述参数输入至Siwave软件当中,采用Simulation Program with IC Emphasis模型,运行上述参数,对运行结果中的“信号完整性”进行观察,以判断反射、串扰以及噪声控制措施的实施,是否能够提高信号的完整性。
2.2.2 仿真结果
通过对各项方案的实施对高速数字电路信号完整性的影响的观察发现,各方案均能够达到提高信号完整性的目的。以串扰为例,仿真所得到的数据如下:(1)在其他条件不变的情况下,将两条走线的长度,由7cm减少到2cm后,串扰强度显著降低,信号的完整性明显提升。(2)在其他条件不变的情况下,将地线加入到两条串扰最为严重的走线之间后,串扰强度显著降低,信号的完整性同样有所提升。上述测试结果表明,采用减小走线长度或在走线之间接地线的方式控制串扰,效果较好,对信号完整性的提升,具有积极作用。
综上所述,经研究发现,设计不同的端接模式,能够有效减轻反射。增加线距、增加端接匹配的数量,可达到减轻串扰的目的。增加Vcc之间的去耦电容数量,则能够使噪声强度得以降低。有关领域可将上述技术措施,应用到高速数字电路的设计过程,对反射、串扰以及噪声问题加以控制,最终使电路信号的完整性得以提升。
[1] 李俊杰,曹旭东,梁华庆.嵌入式应用系统中高速PCB设计技术的研究及实现[J].计算机测量与控制,2016,24(06):268-270+277.