多通道采集器的设计

范 威，楼喜中，邢国鹏，辛崇丰，全大英

(中国计量大学信息工程学院，浙江省电磁波信息技术与计量检测重点实验室，浙江杭州 310018)

0 引言

在声呐和语音信号处理设备的科学实验、研发、生产和应用中，多通道采集器扮演着重要的角色，用于实验室和外场数据采集、设备中性能评估和设备检验检定等。

根据声呐和语音信号处理的特点，采集器的采集通道数一般达到几十个甚至一百个以上，语音信号和声呐的频率范围在3 Hz～97 kHz之间。为了满足上述要求，文献[1]设计的搭载于自主无人航行器的多波束声呐接收系统，选用16 bit模数转换器AD7657，实现了最高采样率为250 KSPS的108通道同步数据采集；文献[2]设计的多通道采集检测系统应用16 bit ADC芯片AD7606，实现了在强噪声环境下采样率为100 KSPS的128通道并行实时数据采集功能。采集器除了通道数及采样率的要求外，还应考虑到采集器对于通道一致性、存储带宽和处理实时性的需求[3-5]。

采集器的主控芯片可以在单片机、DSP和FPGA芯片中选取。FPGA与单片机和DSP对比，具有工作时钟频率高、高集成度、实时性强、丰富的内部逻辑资源且易于编程和研发周期短等很多优势[6-8]。采集器的采样精度和采样率取决于硬件设计所采用的ADC芯片，在ADC芯片选择的时候，需要在采样率、采样精度和复杂度之间折中。

本系统采用高性能FPGA和高集成度的ADC，设计通道数为192个、最高采样率为256 KSPS、采样精度为24 bit的多通道信号采集器。该采集器能够同步采集声呐或语音信号，存储到存储板或者从主控板输出以完成进一步的分析和处理。

1 总体设计

多通道采集器的总体架构如图1所示。设备主要由采集板、存储板、主控板和标准6U VPX背板组成。将2个硬件上完全一致的96通道采集板配置成主和从采集板组合的方式，实现最多192通道的信号采集。主从采集板间通过SRIO和控制线GPIO接口进行通信。存储板用于存储采集数据，采集板采集的数据通过PCIe高速接口传输到存储板。主控板实现音频信号采集和上位机功能。上位机控制音频信号采集和采样率变换，并完成设备管理和存储管理。

图1 采集器系统总体架构

2 硬件设计

基于多通道采集器的总体架构，采用高性能FPGA和高精度ADC器件并结合ANSI标准FMC(FPGA mezzanine card)载板与子卡互联结构，设计多通道采集器的硬件平台。

2.1 硬件实现

采集板设计为96通道，系统采用主、从2块采集板实现192路同步采集。采集板采用标准6U FMC采集载板加双宽度FMC子卡组合的模块化设计，以实现高集成度和模块通用化。6U FMC采集载板实现信号调理和模数转换等功能；FMC子卡实现数字信号处理、数据传输和数据缓存等功能。

采集载板根据功能划分为96通道输入信号接口、信号调理单元、12颗ADC芯片、时钟单元和同步单元等。图2给出了采集载板的硬件原理框图。

图2 采集载板硬件框图

图3为采集载板硬件原型实物图。

图3 采集载板硬件原型实物

FMC子卡根据功能划分为电源、时钟单元、Flash模块和DDR3数据存储单元等。FMC子卡主控芯片选用Kintex-7系列FPGA XC7K410T；DDR3采用MT41J512M8RA颗粒，总容量为2 GB，最高存取速率支持1 600 MT/s，主要用于采集数据的高速缓存；Flash模块采用NOR Flash 芯片MT25QL256ABA，用于固化和加载FPGA中bit镜像程序。图4为FMC子卡硬件实现框图。

图4 FMC子卡硬件框图

图5为FMC子卡硬件原型实物图。

图5 FMC子卡原型实物

2.2 信号调理电路设计

信号调理电路包括直流隔离、单端转差分、衰减和ADC接口匹配，用于系统的信号处理和阻抗变换等。信号调理电路框图如图6所示。

图6 信号调理电路原理框图

图6中，系统输入信号频率为3 Hz～97 kHz，需经直流隔离以防止直流偏置在电路中的干扰。ADC芯片输入信号要求是差分输入，需将单端信号进行差分处理。外部输入信号电压范围为0～20 V，而ADC芯片支持的单端输入信号电压范围为0～5 V，因此将单端信号进行4倍衰减，以满足ADC芯片输入信号电压范围的需求。另外，需进行ADC接口适配，以满足ADC芯片输入高阻的要求。

2.3 采样电路设计

由于信号的带宽近100 kHz，基于工程实现考虑选择256 kHz的最高采样率；综合考虑性能、集成度和成本，选用8通道ADC芯片AD7768。AD7768的高集成度，降低了所需的PCB布局面积。采集单板采用12颗ADC芯片实现96通道采集。根据ADC芯片每通道单端输入信号范围为0～5 V，将基准参考电压设定为5 V。图7给出了ADC芯片的详细电路设计。

图7 AD7768配置电路设计

2.4 时钟和同步电路设计

同步采集要求各ADC的时钟和同步信号完全同源，以实现多通道同步采集。

2.4.1 时钟分配电路

主采集板选择32.768 MHz或24.576 MHz的参考时钟，该时钟通过高性能超低抖动缓冲器LMK00105后输出4路为主、从采集板提供时钟，主、从采集板再分别采用低抖动缓冲器CDCLVC1112输出12路为所有ADC芯片提供MCLK(主时钟)。同源时钟设计框图如图8所示。

图8 时钟同源设计框图

在图8中，LMK00105芯片输出偏斜为6 ps；时钟在PCB等长布线设计中，误差不超过300 mil，约为50 ps的延迟误差；CDCLVC1112最大输出偏斜为50 ps。由此可知，时钟的总延迟误差约为106 ps。

2.4.2 同步信号分配电路

主采集板中ADC1产生同步信号SYNC_OUT，该同步信号通过CDCLVC1104输出2路为主、从采集板提供同步信号，主、从采集板再分别采用CDCLVC1112输出12路为所有ADC芯片提供同步信号。同步信号同源设计框图如图9所示。

图9 同步信号同源设计框图

在图9中，CDCLVC1104和CDCLVC1112输出的最大偏斜为50 ps；同步信号在PCB等长布线设计中，误差小于600 mil，约为100 ps的延迟误差。在同步信号同源电路中，可计算得到同步信号的最大延迟误差约为200 ps。

2.5 FMC子卡设计

FMC子卡中FPGA的I/O引脚数为900，其中可用的普通I/O引脚数约350，另有高速接口GTx16x。而单个ANSI57.1-2008标准的HPC(多管脚数)FMC支持4对标准时钟管脚、80对标准差分管脚或者160个单端管脚、2 对高速时钟管脚以及20对高速差分管脚。合理安排FPGA与FMC接口的连线后，FPGA的引脚连线分配如图10所示。

图10 FMC与FPGA的连线设计

FMC标准将子卡FPGA与载板I/O口分离设计，简化了FPGA接口电路设计，更好地实现系统的通用性和灵活性，且该设计支持高速口PCIe和SRIO通信。

3 软件设计

采集器软件主要包括采集板间SRIO数据传输、DDR3数据缓存和上位机软件。运行于采集板的软件设计为主从板兼容的形式，能够自动识别工作的模式，进而实现代码的可重用和可移植。设备工作时，通过VPX背板连线的管脚信息判断是主96通道还是从96通道采集板，主采集板SRIO配置为接收数据模式，从采集板SRIO配置为发送数据模式。DDR3高速缓存主从板采集数据，上位机通过PCIe接口控制数据采集和数据处理。

3.1 采集数据传输机制

采用的ADC芯片AD7768支持八通道同步采集，采集数据的精度为24 bit，最高位为符号位。为了方便上位机处理数据，软件设计中对每个采样点通过符号位扩展的方式，将采样数据由原本的24 bit位宽扩展成32 bit，故一颗ADC芯片在每个采样时刻输出8个32 bit数据。设计使用FIFO作为缓冲区缓存采集数据。如图11所示，从采集板每颗ADC芯片对应一个命名为FIFO0的缓冲区，每个缓冲区的读写数据的位宽为256 bit。主采集板建立12个命名为FIFO1的FIFO缓冲区对传输得到的从采集板采集数据进行缓存，主、从采集板之间通过SRIO接口完成FIFO0到FIFO1缓冲区数据传输。主、从采集板间数据传输设计如图11所示。

图11 采集板间数据传输设计

2块采集板FPGA之间通信采用5 Gbps SRIO 4x进行通信。实测SRIO 4x接口的传输速率为1.2 GB/s，而从采集板的最大采集数据速率约为96 MB/s。SRIO 4x接口传输速率超过从采集板数据采集速率，可以满足采集数据传输的需求。

3.2 采集数据存储

为了满足192通道同时工作的需求，软件中主采集板一共设计24个命名为FIFO2的FIFO缓冲区缓存采集数据，通过软件配置使能需要使用的FIFO2。主从采集板一起工作时，从采集板的采集数据按照时序通过SRIO接口送到主采集板，主采集板将2块采集板的采集数据整理好并缓存在主采集板的DDR3中，当DDR3缓存的数据量大于等于1 MB时，上位机开启PCIe的DMA读数据通道，读取这1 MB数据后关闭读数据通道，等待DDR3缓存数据量再次达到1 MB时重复以上步骤。同时上位机将数据连续存入存储板或作进一步处理。192通道采集数据存储设计如图12所示。

图12 采集数据存储设计

图12中，当设备192通道全部开启时，系统最大的并行采集速率约为92 MB/s，而DDR3实际的读写速率为10 GB/s。可知，实时采集数据速率远远小于DDR3的读写速率，即DDR3性能满足系统实时缓存采集数据的要求。采用的高性能FPGA芯片XC7K410T支持Gen2 PCIe 4x接口，PCIe 4x接口传输速率为2 GB/s，故采用PCIe 4x接口传输满足系统最大的并行采集数据速率要求。PCIe接口通信有2种模式：采集板与上位机之间数据批量传输采用PCIe的DMA通信模式；而对于上位机与采集板之间控制信号的接收和下发，采用PCIe的读写寄存器通信模式。

4 实验

信号源为采集板提供输入信号，上位机通过PCIe控制系统采样率并控制处理采集数据，采集板采集的数据通过PCIe保存到存储板，USB从主控板中导出采集数据，在调试PC利用MATLAB分析采集器的性能。用于采集器性能测试的实验系统如图13所示。

图13 采集器性能测试实验系统

4.1 采集功能验证

4.1.1 采集板数据采集功能测试

按图13搭建实验系统，配置采集器正常采集数据，通过FPGA调试实时采集数据。采用Vivado2017.4 ILA抓取2块采集板ADC数据采集时序，其中master_flag为1是主96通道采集板，master_flag为0是从96通道采集板。2块采集板的数据采集时序如图14所示。

图14 采集板数据采集时序

从图14可以看出主从采集板能够正常采集数据。进一步通过比较主从采集板间硬件连接的同步信号，可以发现两板实现了同步采集。

4.1.2 上位机采集测试

启动设备，打开如图15所示的上位机软件。图15中，实测数据记录速率为196 MB/s，与192通道数据最大并行采集速率一致。系统选取了ADC的4种抽取工作模式，再结合FPGA控制ADC所处的PIN模式并选择ADC芯片的MCLK频率，能够实现采样率在256、192 、128、96、64、48、32、24 KSPS之间的任意改变。

图15 系统上位机采集测试界面

4.2 采集精度测试

信号源SMA100B提供输入信号1 kHz正弦波，任意选择ADC芯片AD7768的一个通道，在采样率为256 KSPS下采集数据，导出数据后得到如图16所示的信号频谱。

(a)没有加滤波器的频谱

(b)加滤波器的频谱图16 AD7768采集获得的频谱

图16中，有效位数(ENOB)和信纳比(SINAD，单位dBc)的关系由ENOB=(SINAD-1.763)/6.02(bits)得到。图16(a)为没有加滤波器采集结果，图16(b)为加滤波器后的结果，所加的滤波器为8阶低通滤波器，其截止频率为8 kHz。由图16(a)和图16(b)的测试结果对比可知信号源的二次谐波(2 kHz)性能差，导致SFDR(无杂散动态范围)指标整体偏低。

AD7768在快速工作模式时，最高采样率为256 KSPS。表1列出了AD7768数据手册针对输入信号1 kHz正弦波主要的动态性能参数：信噪比(SNR)、SINAD、SFDR和总谐波失真(THD)。

表1 AD7768数据手册给定的动态参数

图16(b)显示的结果与表1对比，虽然在实验中采用了最大截止频率为8 kHz的滤波器，但是由于信号源输出的二次谐波性能差，所以导致AD7768中SFDR和THD的测试结果与器件手册给出的参数相比稍差，而其他动态性能指标与手册中给出的参数相当。

4.3 同步性能测试

信号源输出1 kHz正弦波信号，在功分后输入ADC完成采样率为256 KSPS的同步采样。同步采集得到的信号波形如图17所示。

(a)32通道同步测试波形(b)放大后32通道同步测试波形图17 采集数据同步波形

因测试条件限制，测试192通道同步时需切换6次完成所有通道间的同步性能测试。以通道1、33、65、97、129、161为参考基准，每次进行FFT分析，并计算正弦波的相位，可以得到其他31个通道与参考基准间的通道延迟和角度偏差。测试通道间同步性能结果如表2所示。

表2 通道间同步测试结果

表2的实测结果表明，系统通道间同步性能小于25 ns，满足大部分声呐及语音信号处理要求。

4.4 性能分析

表3列出了近年来多通道采集器所采用的主控芯片、采集通道数、最高采样率和采样精度。

本文所设计的采集器的采集通道数为192个、最高采样率为256 KSPS且采样精度为24 bit，与表3列出的设备比较，该采集器在采集通道数和采样精度上有一定的优势，但在采样率方面作了折中处理。这是由声呐与语音信号的特点决定的，在大部分场合语音信号对采样率的要求并不高，本文所设计的采集器在通道数、采样精度和采样率等方面可以满足声呐与语音信号应用的需求。

表3 已有多通道采集器性能对比表

5 结束语

采用双宽度FMC结构，选用高性能FPGA和高精度ADC并结合上位机软件控制，设计了一种通用性强的高精度多通道采集器系统。测试结果表明，该采集器支持192通道并行数据同步采集，通道延迟误差小、采样率可配置切换、数据吞吐速率和实时性高。满足在声呐与语音信号处理中的应用需求。对多通道采集器的研究设计与工程实现，具有一定的参考价值和借鉴意义。