多速率信号处理技术在机载通用采集器中的应用

王立强

（中国飞行试验研究院 陕西 西安 710089）

多速率信号处理技术在机载通用采集器中的应用

王立强

（中国飞行试验研究院 陕西 西安 710089）

本文为满足飞行试验测试任务对参数采样率进行灵活设置的要求，基于多速率信号采集处理的理论，采用8通道高速同步AD转换器和大规模FPGA设计了新的机载通用采集器电压量信号采集电路。通过过采样和逐级抽取滤波，获得用户所需信号输出速率。该电路可以有效滤除噪声干扰，提高信噪比。经过实验室和飞行试验验证，较传统处理方法输出数据跳码减少数十倍。

机载采集器；多速率信号采集；抽取；混叠

早期通用采集器由于元器件集成度低、工作速率低、体积大的因素，通常采用多个通道共用一路AD转换器，通过轮巡方式实现对多路信号的采集，信号采样速率与信号最终输出速率相同。由于采样率根据用户需求变化，而采集前端的抗混叠滤波器截止频率固定，导致信号采样过程中，高频噪声成分混叠到信号频带内，引起采集数据失真、噪声增高[1]。

文中将介绍一种新的通用采集器电压量采集模块设计方法，电路采用多通道高速同步AD转换器及大规模FPGA，每个通道拥有独立的调理电路、高速采集电路和数字处理电路。依据多速率信号采集理论，在前级采用固定速率的过采样，将采样过程中固有噪声均匀分散在更大的带宽上，从而减少在有用信号带宽上的噪声功率谱分布，然后通过数字滤波率除掉噪声[2]；在后级，根据用户编程需求采用逐级数字滤波、抽取处理的方法获得用户所需输出速率。

1 新型通用电压信号采集模块设计

文中基于多速率信号采集处理理论，设计的通用电压量信号采集模块电路原理框图见图1。信号处理电路包括输入调理电路、AD转换器、IIR数字低通滤波器、级联抽取滤波器和数据选择输出电路组成。信号调理电路包括放大器电路、偏置电路和模拟抗混叠滤波电路，放大器增益范围可多档选择。

前级采样电路以128 kHz固定速率对信号进行过采样，在FPGA内部进行数据的滤波、抽取与输出。IIR数字滤波器对超采信号进行滤波后，进行8倍率抽取，获得16 kHz参数输出率。级联抽取滤波器由14级2倍率抽取滤波器组成，参数输出率由数据选择输出电路选通位置决定。通过切换输出位置，即可实现1～16 kHz不同速率信号的高精度采集。

图1 通用电压量信号采集模块电路原理框图

2 模拟抗混叠滤波器设计

在机载测试环境中，由于设备类型众多、环境电磁噪声和地线干扰较大、被测信号幅度通常较小，信号中会叠加进丰富的宽带噪声成分[3-4]。信号在采样过程中，高频段噪声频谱混叠到被测信号带宽范围内，导致输出信号失真。为避免采样后信号产生频谱混叠，需要通过抗混叠滤波器对输入模拟信号进行带宽限制[5]。抗混叠滤波器阶数越高，其过渡带越窄、滤波特性越好，相应设计也就越复杂，导致滤波电路元器件数量增多、占用PCB面积增大，同时对元器件精度要求也相应较高。

采用过采样技术后，采样率远大于输入信号有用信号带宽，抗混叠滤波器过渡带可以放宽，这样滤波器无需太高阶数，即可满足抗混叠滤波要求。同时，可以让滤波器截止频率适当远离信号有效带宽，这样滤波电路中元器件精度可以适当放宽，即使滤波器特性偏离、过渡带特性变差，也不会对低频段的有效信号带来太大影响。

为了简化系统组成，这里采用同一个控制器产生初级噪声和次级对抗声波，省去了上游初级噪声采集部分，这样，系统简化为如图所示的反馈控制系统.噪声源x(n)为一个单频正弦信号，y(n)是系统发出的对抗声源，两波形干涉后，差生残余误差e(n)，反馈给主控制器，通过PAT算法，不断调整y(n)的相位.通过使e(n)不断的减小，来使Δφ不断逼近180o.从而达到声音干涉相消的效果.

对于通用电压量采集模块，输入信号最大带宽限定为4 kHz，参数最高输出速率为16 kHz，AD采样率固定为128 kHz。抗混叠滤波器采用4阶巴特沃斯低通滤波器，截止频率设置为8 kHz[6]。根据计算，滤波器在124 kHz处幅度衰减值大于-90 dB，对应在4 kHz处幅度衰减值小于0.2%。该滤波器满足抗混叠滤波要求，同时对有效信号影响较小。

3 IIR滤波器设计

IIR滤波器（无限冲击响应数字滤波器）相对FIR滤波器具有更陡的过渡带和更大的阻带衰减，具有模拟滤波器特性，其实现电路简单、运算量较小[7]。采用FPGA实现时，占用资源较少。

IIR滤波器用作第一级数字滤波器，可以有效滤除输入模拟电路产生的噪声和电源系统引入的噪声、压缩带宽、滤除混叠频率成分，弥补模拟抗混叠滤波器的不足。IIR滤波器相位延迟与频率呈非线性关系，但将其放置于第一级，在过采样的情况下，其时间延迟在系统整个时间延迟中占据很小比例，因而对信号影响较小。

在通用电压信号采集模块中，IIR滤波器采用8阶巴特沃斯低通滤波器，截止频率设置为4 kHz。在12 kHz处幅度衰减为78 dB，在4 kHz处频谱混叠小于-60 dB[8]。

4 级联抽取滤波器设计

4.1 数据抽取原理

数据抽取又称下采样，属于多速率信号采集处理理论范畴。根据采样理论，输入原始序列经过抽取（抽取因子为M）形成新的序列时，新序列频谱形状与原始序列频谱形状一致，仅频谱宽度被扩展到M倍[9]。由于频谱的展宽，会产生新的频谱混叠。为避免抽取后产生频谱混叠，需要在抽取前对通过原始序列频谱进行频带压缩。

图2为序列经过2倍率抽取后的频谱扩展图。原始序列采样率为Fx（Fx=Fs），带宽为Fc，原始序列频谱以Fx为周期进行周期拓展；2倍率抽取后序列采样率为Fy（Fy=Fs/2），新序列频谱以Fy为周期进行周期拓展。当Fc＞Fs/4时，产生频谱混叠，因此在抽取前，需将原始序列频谱压缩到Fs/4。

用于序列频谱压缩的滤波器称作抽取滤波器，常用抽取滤波器有CIC（梳状积分）滤波器和半带FIR滤波器[10]。CIC滤波器结构简单、运算量小，但过渡带特性较差；半带FIR滤波器结构相对复杂，但滤波性能较佳。因而在通用电压信号采集模块中，采用半带FIR滤波器作为抽取滤波器。

4.2 半带FIR滤波器设计

FIR（有限长单位冲击响应）数字滤波器，其脉冲响应由有限个采样值构成，具有严格的线性相位特性，对于不同频率信号具有恒延时，可以不失真地传输通带以内全部信号。

半带FIR滤波器，截止频率为Fc=1/4Fs。在截止频率Fc处，信号幅度衰减量为-6 dB。由于半带FIR滤波器齐数项系数皆为零，因而其运算量只有同阶次FIR滤波器运算量的一半。

凯撒窗函数滤波器具有过渡带窄、带内有纹波小的特点[11]，因而在通用采集器电压量采集模块设计中，采用凯撒窗函数设计半带FIR滤波器。

半带FIR滤波器差分方程为：

在FPGA中，半带FIR滤波器采用转置型结构实现，其实现结构见图3。由于半带FIR抽取滤波器仅输出偶次项y（0）、y（2）、y（4）……，齐次项不输出，实际计算中仅需对偶数次输入进行运算。

FIR半带滤波器采用并行运算结构实现，运算采用整型运算模式。输入数据及系数均采用16位二进制整数。30阶FIR半带滤波器，共占用16个16位乘法运算单元和30个加法运算单元。

滤波器的抽头系数由MATLAB Fdatool工具生成[12]，通过量化转化为16位二进制整数。

图3 半带FIR滤波器结构

4.3 级联抽取FIR半带滤波器的实现

实现单独一个30阶半带FIR滤波器，共需进行16次乘法运算和30次加法运算。对于14级级联半带FIR滤波器，则需224次乘法运算和420次加法运算。一块采集16路信号的模拟量采集模块，所需乘加运算量非常巨大。相对于如此大的运算量，FPGA内部资源显然不足，如Altera公司Cyclone III系列EP3C80芯片，内部有244个乘加单元、81264逻辑单元、2810880位存储单元[13]。通过FPGA实现如此复杂的数据处理，并行处理模式无法满足要求，必须采用复用结构模式，发挥FPGA运算速率高、存储单元丰富的特点[14]。

目前，FPGA内部采用硬件逻辑实现数学运算，并行处理时，其运算率可以达到数百兆赫兹。因此，单一的滤波器运算单元可设计为并行结构，级联抽取滤波器采用分时复用滤波器运算单元的方式进行滤波运算，数据计算中间结果保存在存储单元中[15]。

级联半带FIR滤波器实现结构见图4。31抽头半带滤波器设计为并行运算结构；RAM存储器用于存储中间计算结果；控制时序由FPGA内部ROM逻辑编程产生。

控制时序划分为不同的时钟单元，每一个时钟单元从存储器中取出一组数据进行运算，运算结果再存入相应单元中。

AD0～7用于存储器地址选择；RD为存储器读信号；WR为存储器写信号；SEL为数据选择信号；CLK为时钟信号。

5 实验数据

在实验室环境下和真实飞行试验中，对采用过采样、数字滤波抽取技术的电压量采集模块和未采用该技术的电压量采集模块进行了测试对比，测试传感器选用气压高度传感器。

在测试中，两种采集模块输入接同一传感器输出信号，采集模块输入信号电压范围设置为0～10 V，采样率设置为128 Hz。图5为未采用数字处理技术的飞行高度信号测试图，直接以128 Hz对信号进行采集输出；图6为采用数字处理技术后的飞行高度信号测试图，通过128 kHz超采后逐级滤波抽取获得128 Hz输出。

图4 级联半带FIR滤波器结构

未采用数字处理技术时，数据跳码大、噪声大，动态小信号被噪声所淹没。采用过采样、数字滤波抽取技术后，数据跳码小，信号噪声明显降低。

图5 飞行高度信号测试数据对比图（未采用数字处理技术）

图6 飞行高度信号测试数据对比图（采用数字处理技术）

6 结 论

在通用信号采集模块设计中，从多速率信号采集处理理论出发，充分发挥新型器件、大规模FPGA的作用，应用过采样技术、数字滤波抽取技术，有效地降低了信号噪声。经飞行试验验证表明，这种设计方法可以提高信号采集精度和可信度。

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The application of multi-rate signal processing technology in the airborne universal collecting instrumentation

WANG Li-qiang
（Flight Test Establishment of China，Xi’an 710089，China）

To meet the demand to set parameters sampling rate flexibly in a flight test mission，the paper designed a new voltage signal acquisition circuit using 8-channel high-speed synchronous AD converter and large-scale FPGA in an airborne universal acquisition equipment，based on theory of multi-rate signal acquisition and processing.Users can get the desired output rate signal by oversampling and gradual decimation filtering.The circuit can effectively filter out noise and improve SNR.After laboratory and flight test validation，the hopping code data output of this method is reduced by several times than traditional treatment methods.

airborne collecting instrumentation；multi-rate signal sampling；signal extracting；aliasing

TN713

：A

：1674-6236（2017）08-0061-04

2016-05-16稿件编号：201605153

中航工业技术创新基金项目（2010F63024）

王立强（1965—），男，陕西渭南人，高级工程师。研究方向：机载测试设备研制。