基于高速采样的实时DDC架构技术

吴晓晔,胡志伟,白晓远

(1.北京航天测控技术有限公司，北京 100041; 2.空装驻北京地区第二军事代表室，北京 100074)

0 引言

示波器是一种用途十分广泛的电子测量仪器，它能把肉眼看不到的电信号变换为看得见的图像，便于人们研究微观世界电现象的变化过程[1]。在所有电子测量仪器中，示波器市场规模最大。高端示波器可在通信、计算机、微电子等传统产业以及新一代信息技术、生物、高端装备制造、新能源、新材料等新兴产业的设计开发、生产中广泛应用，地位显著，是研发和生产过程中必不可少的设备，对于提升我国电子测量仪器的整体水平具有重要意义。

近年来，随着大规模数字集成电路、数模混合电路、模拟电路快速发展，导致应用需求呈综合化发展趋势，混合域示波器发展迅猛[2-4]，示波器既要实现传统示波器的功能，又要实现频域、调制域功能，如实现频谱分析、矢量信号分析、跳频信号分析功能，在这样的应用背景下，示波器的数字域信号处理中需要实现实时DDC技术，该技术是示波器功能扩展的基础，可以实现示波器增值应用，大大拓展示波器的应用领域。本文研究的示波器输入通道数为4，ADC的采样率为20 GSa/s，模拟带宽为4 GHz，垂直分辨率为8比特， 输入灵敏度为1 mVpp～1 Vpp，输入阻抗为50Ω或1MΩ。实时DDC的输入数据可以来源于任意一个输入通道，即DDC的输入数据流速度为20 GSa/s，通过实时DDC处理，用户根据分析带宽需求进行设置可以得到不同速率的I/Q数据流，该I/Q数据流通过PCIe DMA操作送给计算机，计算机上通过不同的信号处理算法实现不同的功能应用。

本文组织如下，首先给出实时DDC架构，接着分析数字正交混频设计，下面分别给出FIR1、FIR2、FIR3、HB滤波器设计，最后通过矢量信号分析软件对实时DDC的指标进行了评估。

1 高速采集模块硬件方案

实时DDC运行的硬件平台为20 GSa/s高速信号采集模块，每个采集模块的支持2个模拟通道，总体方案如图1所示，该模块和4 GHz信号调理模块及背板交互。整机中有两个20 GSa/s高速采集模块，每个模块实现两通道4 GHz宽带模拟信号的20 GSa/s采集与信号处理。

图1 高速采集硬件方案

20 GSa/s高速采集模块接收来自4 GHz信号调理模块的输出信号，将模拟信号数字化，然后进行数字逻辑处理和数字信号处理。背板与20 GSa/s高速采集模块的交互信号包括电源、PCIe信号、时钟信号、触发与同步信号，20 GSa/s高速采集模块内部的多个电源均源自背板提供的电源，将背板提供的电源进行DC-DC或LDO处理提供给相应芯片；通过PCIe信号实现对20 GSa/s高速采集模块的控制和数据读取方式，为了提高数据传输效率，采用DMA方式实现数据读取操作；时钟信号为100 MHz，背板为两个20 GSa/s高速采集模块提供相同的基准时基；触发与同步信号的功能是实现多个采集模块的触发与同步操作。

该模块主要完成的功能包括：(1)4 GHz宽带模拟信号数字化；(2)通道复用信号数字化后，高速AD数据流合成；(3)高速触发逻辑实现；(4)高速数据流的数据抽取，实现不同采样速率；(5)实时DDC处理；(6)高速数据流存储；(7)缓存数据传输给计算机单元。

根据硬件功能需求，20 GSa/s高速采集模块由电源转换电路、时钟电路、两个20 GSa/s模拟-数字转换电路、两个FPGA芯片、两个DDR3 SODIMM模块、高速连接器等组成。时钟电路提供系统工作所需的多路时钟，包括FPGA、高速ADC、DDR3、PCIe接口等需要的多种不同速率时钟。在这些时钟中，高速ADC电路对时钟的质量需求最高，对于时钟抖动有着严格的要求，时钟的质量直接影响ADC的有效位数。板卡上共有两个20 GSa/s模拟-数字转换电路，每个20 GSa/s模拟-数字转换电路由4个5GSa/s ADC通过交叉采样实现，这样20 GSa/s高速采集模块单板共需要8个5 GSa/s ADC完成双通道20 GSa/s信号采样。20 GSa/s采样后形成的高速数据流通过LVDS接口送给FPGA，由FPGA完成数据校准及后续处理工作。

2 实时DDC架构

实时DDC信号处理架构如图2所示，输入信号为20 GSa/s数据流，输入信号首先进行去载波操作，即输入信号和cos(wt)、sin(wt)相乘，相乘后数据流速度为20 GSa/s，不论是20 GSa/s输入采样数据流还是20 GSa/s的cos(wt)、sin(wt)数据流，在FPGA内部都无法通过串行实现，因此需要通过并行的方法，本文通过64路250 MSa/s并行数据流实现20 GSa/s样本速率。cos(wt)、sin(wt)通过NCO IP核实现，64路本地NCO的输出信号相位在360度内均匀分布，64路本地NCO的复数输出和64路输入信号分别相乘，得到64路复数数据流。对64路并行复数数据流进行并行FIR1滤波操作，输出数据流为1.25 GSa/s，之后为2个FIR滤波器和10个HB滤波器，每通过一个HB滤波器，输出数据速率降低一倍。

图2 实时DDC架构

表1 各级滤波器输入输出数据速率

类别输入速率输出速率FIR120GSa/s1.25GSa/sFIR21.25GSa/s625MSa/sFIR3625MSa/s312.5MSa/sHB1312.5MSa/s156.25MSa/sHB2156.25MSa/s78.125 MSa/sHB378.125 MSa/s39.0625 MSa/sHB439.0625 MSa/s19.53125 MSa/sHB519.53125 MSa/s9.765625 MSa/sHB69.765625 MSa/s4.8828125 MSa/sHB74.8828125 MSa/s2.44140625 MSa/sHB82.44140625 MSa/s1.220703125 MSa/sHB91.220703125 MSa/s610.3515625kSa/sHB10610.3515625kSa/s305.17578125 kSa/s

实时DDC的NCO载波中心频率可任意设置，有效范围在4 GHz内，最高I/Q输出速率为FIR1输出，高达1.25 GSa/s，最低I/Q输出速率为HB10输出，速率305.175 781 25 KSa/s。实时DDC的设计最高可支持500 MSymbol/s符号速率，最低可支持1 kSymbol/s符号速率，可满足绝大部分应用需求。

3 数字正交混频设计

数字正交混频是实时DDC框架的第一步信号处理，通过数字正交混频，实现去载波化，设输入信号为x(t)，I支路正交混频输出Imix(t)和Q支路正交混频输出Qmix(t)如下式所示：

Imix(t)=x(t)×cos(wt)

(1)

Qmix(t)=x(t)×sin(wt)

(2)

数字正交混频的数学处理过程非常简单，但从工程角度而言，具有一定的实现复杂度，表现在超高速数据流并行处理环节，输入信号为20 GSa/s数据流，将20 GSa/s拆成64路312.5 MSa/s并行数据流，即20 GSa/s数字输入序列x(n)拆成x1(n)，x2(n)，…，x64(n)，分别如下式所示：

x1(n)=x(n×64)n=0,1,2…

(3)

x2(n)=x(n×64+1)n=0,1,2…

(4)

⋮

x64(n)=x(n×64+63)n=0,1,2…

(5)

cos(wt)、sin(wt)通过FPGA内部的NCO IP实现，同样，需要例化64个NCO，每个NCO的cos和sin输出的位宽为12位，64个NCO具有相同的工作时钟，频率控制字相同，64个初始相位在360内均匀分布。

图3 数字正交混频实现架构

示波器的模拟带宽为4 GHz，同时结合20 GSa/s的输入采样数据流速率，NCO可设置的频率范围在0～4 GHz内，NCO的位宽为32位，对于20 GSa/s而言，LSB代表的分辨率为4.66 Hz。数字正交混频硬件架构如上图所示，该架构共消耗64个NCO、128个乘法器，NCO的深度为4 096，输出信号为12位有符号数，乘法器两端的输入分别为8位和12位有符号数，输出为12位有符号数。

4 FIR1滤波器设计

4.1 FIR1滤波器设计

FIR1滤波器在数字正交混频之后，第一级采用FIR滤波器的目的是为了实现更大的实现灵活性，可以更好的抑制带外分量。FIR1滤波器的输入数据流速率为20 GSa/s，输出I/Q速率为1.25 GSa/s，相当于FIR1滤波器实现低通滤波+16抽取。

图4 FIR1滤波器架构

通过并行架构实现FIR1滤波器需要64个子FIR滤波器，因此滤波器系数长度一定是64的倍数。输出I/Q速率为1.25 GSa/s，在FPGA内部通过4个并行的312.5 MSa/s数据流表示，即I1(n)由I1 1(n)，I12(n)，I13(n)，I14(n)表示，Q1(n)由Q1 1(n)，Q12(n)，Q13(n)，Q14(n)表示。

(6)

(7)

(8)

(9)

(10)

(11)

(12)

(13)

输入模拟信号频率范围DC-4 GHz，采样率20 GHz，对于第一级FIR滤波器而言，输入20 GSa/s数据流，输出1.25 GSa/s数据流，通带频率设置在0.4 GHz，阻带频率设置在0.85 GHz，同时考虑滤波器的系数长度为64的整数倍，对64阶、128阶、192阶、256阶滤波器频响做仿真分析，以确定最佳长度滤波器，64阶、128阶、192阶、256阶滤波器频响曲线如图5～9所示。对64阶、128阶、192阶、256阶滤波器幅频响应曲线进行分析可知192阶滤波器最佳，192阶滤波器可在带外衰减83 dB。

图5 64阶FIR幅频曲线

图6 128阶FIR幅频曲线

图7 192阶FIR幅频曲线

图8 256阶FIR幅频曲线

图9 192阶FIR滤波器脉冲相应曲线

64个子FIR滤波器的系数由FIR滤波器系数抽取而得，对于192阶FIR滤波器而言，其系数记为h0h1h2…h191,每个FIR子滤波器系数长度为3，FIR1系数为h0h64h128,FIR2系数为h1h65h129,FIR64系数为h63h127h191,其它依此类推。FIR1滤波器的输入为12位有符号数，滤波器系数为16位有符号数，输出为12位有符号数，为了实现FIR1滤波器输入信号和输出信号的幅度一致性，需要对FIR1滤波器系数实现归一化操作。

4.2 FIR2滤波器设计

FIR1滤波器之后为FIR2滤波器，FIR2滤波器的输入数据流速率为1.25 GSa/s，输出I/Q速率为625 MSa/s，相当于FIR2滤波器实现低通滤波+2抽取。

图10 FIR2滤波器架构

通过并行架构实现FIR2滤波器需要4个子FIR滤波器，因此滤波器系数长度一定是4的倍数。输出I/Q速率为625 MSa/s，在FPGA内部通过2个并行的312.5 MSa/s数据流表示，即I2(n)由I21(n)，I22(n)表示，Q2(n)由Q21(n)，Q22(n)表示。

I21(n)=I11(n)*hFIR21(n)+I13(n)*hFIR23(n)

(14)

I22(n)=I12(n)*hFIR22(n)+I14(n)*hFIR24(n)

(15)

Q21(n)=Q11(n)*hFIR21(n)+Q13(n)*hFIR23(n)

(16)

Q22(n)=Q12(n)*hFIR22(n)+Q14(n)*hFIR24(n)

(17)

FIR2滤波器的通带频率250 MHz，阻带312.5 MHz，通过仿真分析，48阶FIR滤波器可以很好的满足要求，其幅频响应曲线如图11所示。

图11 FIR2幅频曲线

4个子FIR滤波器的系数由FIR2滤波器系数抽取而得，对于48阶FIR2滤波器而言，其系数记为h0h1h2…h47，每个FIR子滤波器系数长度为12，FIR21系数为h0h4h8…h44,FIR22系数为h1h5h9…h45,FIR23系数为h2h6h10…h46,FIR24系数为h3h7h11…h47。FIR2滤波器的输入为12位有符号数，滤波器系数为16位有符号数，输出为12位有符号数，为了实现FIR2滤波器输入信号和输出信号的幅度一致性，需要对FIR2滤波器系数实现归一化操作。

4.3 FIR3滤波器设计

FIR2滤波器之后为FIR3滤波器，FIR3滤波器的输入数据流速率为625 MSa/s，输出I/Q速率为312.5 MSa/s，相当于FIR3滤波器实现低通滤波+2抽取。

图12 FIR3滤波器架构

通过并行架构实现FIR3滤波器需要2个子FIR滤波器，因此滤波器系数长度一定是2的倍数。输出I/Q速率为312.5 MSa/s，在FPGA内部通过一路312.5 MSa/s数据流表示，即I3(n)和Q3(n)。

I3(n)=I21(n)*hFIR31(n)+I22(n)*hFIR32(n)

(18)

Q3(n)=Q21(n)*hFIR31(n)+Q22(n)*hFIR32(n)

(19)

FIR3滤波器的通带频率250 MHz，阻带312.5 MHz，和FIR滤波器采用一样的系数架构，2个子FIR滤波器的系数由FIR3滤波器系数抽取而得。2个子FIR滤波器的系数由FIR3滤波器系数抽取而得，对于48阶FIR3滤波器而言，其系数记为h0h1h2…h47,每个FIR子滤波器系数长度为24，FIR31系数为h0h2h4…h46，FIR32系数为h1h3h5…h47。FIR3滤波器的输入为12位有符号数，滤波器系数为16位有符号数，输出为12位有符号数，为了实现FIR3滤波器输入信号和输出信号的幅度一致性，需要对FIR3滤波器系数实现归一化操作。

4.4 HB滤波器设计

FIR3滤波器之后为10个HB滤波器，HB滤波器的输入数据速率在FPGA芯片接受的范围内，因此，10个HB滤波器的架构相同，采用串行架构即可实现HB滤波器，工程实现较为简单，以HB1为例，输入数据流速率为312.5 MSa/s，输出数据流速率为156.25 MSa/s，实现框图如图13所示。

图13 HB1滤波器架构

HB1滤波器的通带频率为125 MHz，通过仿真分析，29阶HB1滤波器就可以满足需求，其幅频响应曲线入图14所示，在带外可抑制85 dB。

图14 HB1幅频曲线

HB滤波器的架构相同，介数相同，输入为12位有符号数，滤波器系数为16位有符号数，输出为12位有符号数，为了实现HB滤波器输入信号和输出信号的幅度一致性，需要对HB滤波器系数实现归一化操作。

5 实时DDC指标评估

如上所述，实时DDC共有13种抽取速率，最高I/Q速率1.25 GSa/s，最低305.175 781 25 kSa/s。通过65 GSa/s宽带任意波形发生器施加激励信号，从实时DDC评估角度而言，仅需产生BPSK调制信号即可，BPSK的数据流设置为01010101交替数据，对应不同的I/Q速率，设置不同符号速率，载波频分别设置为1.5 GHz和3 GHz，使用矢量信号软件包进行EVM评估，可判断实时DDC设计是否满足要求。矢量信号软件包界面如图15所示，1.5 GHz载波频率下EVM评估结果如表2所示，3 GHz载波频率下EVM评估结果如表3所示。

图15 矢量信号分析软件

表2 1.5 GHz载波频率下EVM评估结果

类别符号速率设置实测EVM合格判据结论FIR1500MSym/s1.3%合格FIR2200MSym/s0.9%合格FIR3100MSym/s0.6%合格HB150MSym/s0.6%合格HB225MSym/s0.5%合格HB310MSym/s0.4%合格HB45MSym/s0.4%<3%合格HB52MSym/s0.4%合格HB61MSym/s0.3%合格HB7500kSym/s0.3%合格HB8200kSym/s0.3%合格HB9100kSym/s0.3%合格HB1050kSym/s0.3%合格

表3 3 GHz载波频率下EVM评估结果

6 结束语

本文针对混合域示波器对调制域、频域等多种应用需求，提出了一种实时DDC框架结构，该架构为20 GSa/s示波器功能扩展提供服务。该架构由并行数字正交混频、并行FIR1-FIR3滤波器、HB1-HB10滤波器组成，该架构支持高至1.25 GSa/s I/Q速率低至300 kSa/s I/Q速率，具有极其良好的频率响应特性和幅度归一化特性。通过矢量信号分析软件，对13种I/Q速率进行了EVM评估，EVM值大部分集中在0.5%以下，远远满足指标要求。

本文开发的实时DDC可以大大拓展示波器的应用领域，该关键技术可为矢量信号分析、跳频信号分析、普通频谱分析和实时频谱分析等频域和调制域应用奠定基础，实现示波器增值。