高压SiC MOSFET研究现状与展望

孙培元，孙立杰，薛哲，佘晓亮，韩若麟，吴宇薇，王来利，张峰

（1.西安交通大学电气工程学院，西安 710049；2.厦门大学物理科学与技术学院，福建 厦门 361005)

1 引言

电力电子变换已经逐步进入高压、特高压领域，高压功率器件是制约变换器体积、功耗和效率的决定性因素。特高压交直流输电、新能源并网、电动汽车等领域都对高电压等级功率器件有着更高的要求和需求。目前，硅（Si）材料器件发展成熟、使用广泛、性能可靠，然而其较小的禁带宽度、击穿电场和热导率等特性大大制约了其在高功率、高电压和高频率下的应用。SiC作为宽禁带半导体之一，在人们的探索和研究中逐渐走进了功率器件的舞台，并凭借其比Si材料更高的禁带宽度、击穿场强和热导率等优良特性，打破了Si材料的极限，在高电压等级和大功率电能变换应用中体现出了较低的功率损耗、更高的开关频率等优越性能，具有极大的潜力。

在诸多开关器件中，高压SiC MOSFET器件是一种具有输入阻抗高、工作频率高、无拖尾电流等特点的单极型功率器件，相较于其他单/双极型开关器件具有以下优越性：其开关损耗低，易于提高功率模块整体效率；开关频率高，降低了电容电感体积，利于电力电子变换器的整体小型化；工作环境温度理论上可达600℃，远超Si基器件，利于在高温环境下的应用。随着SiC晶圆制造技术和栅氧工艺的日益成熟，已有不少国内外厂家正在或已经实现了1.2 kV等级器件的商品化。目前，高压SiC MOSFET的单管击穿电压已经达到15 kV。

高压SiC MOSFET的结构和技术存在着几个重要瓶颈：1）器件漂移区的导通电阻随电压等级相应增加，其他结构（沟道、JFET区等）的存在进一步提高了总导通电阻；2）电压等级要求高，而终端保护技术的保护效率和终端面积之间存在矛盾；3）存在器件可靠性问题，工艺技术和结构设计严重影响器件的长期工作。这些问题严重限制了高压SiC MOSFET器件的进一步发展和推广应用，因此目前已有诸多学者针对上述问题开展了研究。本文首先回顾了高压SiC MOSFET的发展历程和国内外研究进展，随后从器件特性的权衡关系出发，在高压SiCMOSFET的改进结构和终端保护技术等方面对国内外研究现状进行分析和总结，同时对该器件目前存在的瓶颈和挑战进行了讨论。

2 高压SiC MOSFET发展历程与研究现状

2.1 SiC材料的优越性

目前已知的SiC材料有250多种晶体结构，其中4H-SiC晶型具有更高的迁移率，因此SiC功率器件主要基于4H-SiC材料。Si、4H-SiC 2种半导体材料的主要特性[1]如图1所示，其中Si的带隙宽度为1.12 eV、热导率为1.5 W/(cm·℃)、击穿场强Ec为2.5×105V/cm，而4H-SiC的带隙宽度为3.26 eV、热导率为4.9 W/(cm·℃)、Ec可达2.5×106V/cm。4H-SiC功率器件有着10倍于Si功率器件的击穿场强，这意味着在同等电压等级下4H-SiC功率器件的尺寸远小于Si功率器件，这将进一步提升器件的功率密度，改善器件的散热等特性，使其可以在更大电流和更高频率下工作。从比导通电阻RON,sp和击穿电压VB的关系可以进一步说明4H-SiC材料的先进性，二者都是衡量单极型高压功率器件的核心参数，在穿通结构下存在理论极限关系：RON,sp=(3/2)3VB2/εsμnEc3，其中εs和μn分别为半导体材料的介电常数和电子迁移率，从图1(b)可以进一步看出，4H-SiC功率器件与Si相比具有耐压更高、损耗更低的优良特点。

图1 Si和4H-SiC材料的特性与功率器件指标对比

2.2 SiC MOSFET器件的发展历程

功率SiC MOSFET主要有2种技术路线，根据栅极工艺分为平面型MOSFET（VDMOS）和沟槽型MOSFET（TMOS），两种器件的元胞结构如图2所示。多数产品均采用SiC VDMOS结构，其工艺简单、阻断能力强，然而导通电阻较大；SiC TMOS是目前的研究热点，其沟道迁移率高，但工艺较为复杂，受栅氧可靠性影响导致阻断能力较差。

图2 两种高压SiC MOSFET的元胞结构

自20世纪80年代第一款3C-SiC衬底上的横向MOSFET和1994年首个功率SiC MOSFET研制成功以来，各大公司和研究机构都如火如荼地进行着SiC功率器件的开发。2001年，Infineon公司推出了首款商用SiC二极管器件。2010年，Cree公司和Rohm公司相继推出了SiC VDMOS产品。2011年起，各公司开始逐步推出商用SiC功率器件。Rohm公司于2012年提出并使用双沟槽结构SiC TMOS；Infineon公司于2017年推出了CoolSiCTM产品；Cree公司专注于平面型并已推出第三代1.2 kV/160 A的SiC VDMOS。主要厂商的SiC MOSFET商业产品性能参数如表1所示。3.3 kV及以下等级的功率SiC MOSFET已经迈入产业化阶段，越来越多的研究也偏向沟槽、双沟槽（DT）结构；然而对于3.3 kV以上、特别是10 kV及以上的超高压等级SiC MOSFET，只能使用平面型结构以避免沟槽底部的栅氧可靠性问题。

表1 主要厂商的SiC MOSFET商业产品性能参数

国际上对高压SiC MOSFET的研究起步较早，多家公司及科研机构均同步跟进该领域前沿方向。第一款性能较为完善的10 kV等级超高压SiC VDMOS是由美国Cree公司RYU等人于2006提出和研制的，其击穿电压为10 kV，电流等级为5 A，室温下测得比导通电阻为111 mΩ·cm2，使用了由65个浮空场限环（FLR）组成、总长度为550μm的终端结构[2]。2012年，日本AIST研究所在DT结构的基础上进行沟槽底部P+区注入并实现了3.3 kV/7.0 mΩ·cm2等级的高压SiC TMOS[3]。2014年，Cree公司的ALLEN等人提出了SiC VDMOS电压等级从900 V到15 kV的提升流程，并进一步缩减裸片尺寸、增强器件性能[4]。2015年，日本住友电工分别通过靠近沟槽底部深P+注入和终端结构注入剂量优化，研制了1.7 kV/3.5 mΩ·cm2等级的高压SiC TMOS和3.3 kV/14.2 mΩ·cm2等级的高压SiC VDMOS[5]。2015年，Cree公司首次展示了全新一代10 kV等级的超高压SiCVDMOS器件的全部特性[6]，其导通电阻从以往的160 mΩ·cm2改进到100 mΩ·cm2。2017年，Cree旗下的Wolfspeed部门提出了新一代6.5 kV/30 A、导通电阻小于90 mΩ的高压SiC VDMOS[7]；同年，三菱电机公司研制出6.5 kV/50 A等级的高压SiC VDMOS，并将肖特基势垒二极管（SBD）嵌入元胞结构中[8]，还于次年进一步研究了不同终端结构对阻断特性保护的稳健性。2020年，ABB公司同样提出了具有宽反向偏压安全工作区域和大浪涌电流能力的6.5 kV/8 A的高压SiC VDMOS[9]。同年，Rohm公司发布了第四代双沟槽SiC TMOS，在不牺牲短路耐受时间的条件下降低了比导通电阻和寄生电容。

与国际相比，我国高压SiC MOSFET领域虽然起步较晚、目前大多停留在科研阶段，但研究已经逐渐成熟，与国外的差距正在逐步减小。中国电科集团第五十五所建立了高压SiC MOSFET研发部门并成功研发了1.2 kV/50 A、3.3 kV/30 A、6.5 kV/25 A和10 kV/15 A等级的高压SiC VDMOS[10]；株洲中车时代电气股份有限公司、深圳基本半导体有限公司、华润微电子有限公司等也相继推出了1.2 kV等级系列高压SiC VDMOS；电子科技大学的邓小川等人设计了一种多区步进间距FLR新结构，并据此生产了13.6 kV等级超高压SiC VDMOS，电流等级为10 A[11]；浙江大学也研制出1.2 kV等级的高压SiC VDMOS[12]。

2.3 静态特性优化现状

Baliga品质因数（BFOM）FB是描述高压SiC MOSFET静态特性的核心指标，关系式为FB=VB2/RON,sp，它反映了击穿电压与比导通电阻之间的矛盾关系和导通特性的优劣程度。对器件元胞结构的主要参数进行优化，可以在维持电压等级不变的条件下降低比导通电阻，从而提升BFOM，然而由于沟道击穿、栅氧可靠性等问题和衬底、电极金属的存在，比导通电阻无法达到理论值。要想进一步提高BFOM，需要对器件的元胞结构进行改进，通过引入外加电荷等手段进一步降低导通电阻。目前主要有2种改进结构，分别是JFET区掺杂结构和超结（SJ）结构，进一步提高SiC VDMOS和SiC TMOS品质因数的元胞结构分别如图3、4所示。

图3 进一步提高SiC VDMOS品质因数的元胞结构

2.3.1 JFET区掺杂结构

从导通电阻的角度考虑，以VDMOS结构为例，当器件正向导通时，电流先从沟道水平通过，随后从狭窄的JFET区以梯形的形状流入漂移区，降低器件的正向导通能力。TMOS虽然没有JFET区，但也存在电流流向漂移区时路径较窄的问题。如何降低JFET区及其周围电子流通路径的电阻率，并拓宽电子在JFET区的流动范围以降低导通电阻，是JFET区掺杂结构设计的核心目标。

JFET区掺杂主要存在2种实现方式：1）JFET区注入，即在P-well区颈部进行大于外延层浓度的N型掺杂以降低电阻率，该方式只适用于平面型；2）电流扩展层（CSL），即在P-well注入之前进行一定深度的大于外延层浓度的N型掺杂，实现增大电流路径、减小导通电阻的效果，但是栅氧可靠性会受到一定程度的影响，该方式在高压SiC VDMOS和SiC TMOS中都已经得到了广泛的使用，特别是在SiC TMOS中可以与沟槽底部P+屏蔽层（PS）配合使用以同时实现降低导通电阻和保护栅氧的作用。

2.3.2 超结结构

SJ结构的出现打破了传统Si基器件比导通电阻与击穿电压之间的RON,sp∝VB2.5极限关系，使得相同电压等级下RON,sp大幅降低，是功率MOSFET器件自发明以来的一个重要里程碑[13]。SJ-MOSFET通过在漂移区引入异型掺杂，将以往的电阻性耐压层转变为N/P柱交替排列形成的结型耐压层，使得N柱和P柱之间形成横向耗尽，提高击穿电压。在正向导通时，电子从N型掺杂区通过，因此可以提高N型掺杂浓度，使之在维持击穿电压的情况下进一步降低比导通电阻。陈星弼院士于1991年首次提出纵向功率器件的SJ结构并申请专利，该结构在当时被称为复合缓冲层。1998年开始，Infineon公司推出了CoolMOSTM产品，其他公司也相继研制并生产了Si基SJ器件，SJ技术开始广泛运用于Si基功率器件中。Si基SJ器件的成功让研究人员转向SiC SJ器件的研发当中。

目前SiC SJ器件主要有2种技术路线：1）多次外延加离子注入（ME），即在多次外延形成N柱的同时多次离子注入形成P柱，此路线工艺方式复杂，但可以形成质量较高的结构，界面态密度和晶格缺陷较少，不过外延厚度的增加将导致成本无法控制；2）深槽刻蚀加外延回填（TFE），该路线由日本AIST研究所提出，成本较低，然而深槽角度和P柱深度需要进行优化设计。

日本AIST研究所专注于SiC SJ器件的研究和制备。该研究所于2013和2014年分别通过ME和TFE的技术路线研制出SiC SJ器件，并借助TCAD仿真研究了ME工艺下不同击穿电压器件的特性预测和TFE工艺下回填外延区掺杂浓度对击穿电压的敏感性。结果表明，ME工艺下3.3 kV等级器件的漂移区电阻为1.51 mΩ·cm2，是4H-SiC理论极限的五分之一；两次TFE与单次TFE相比，回填外延区掺杂浓度的设计窗口更宽。2022年，该研究所对3种工艺下1.2 kV等级SiC SJ-TMOS器件的静、动态特性进行了对比和分析。从图5（a）所示的比导通电阻随温度的变化趋势可以看到，2种SJ工艺都可以降低器件温度系数并且TFE工艺的器件温度系数更小；在结温Tj为175℃、栅极驱动电阻Rg为75Ω的条件下，从图5（b）所示的开通损耗Eon、关断损耗Eoff和体二极管反向恢复损耗Err的情况可以看到，3种工艺下器件的动态特性基本一致，因此在相同特性下成本更低的TFE技术更具优势；图5（c）显示了TFE工艺下器件的体二极管开启电压偏移ΔVf更大，双极退化更为严重，这是载流子寿命在制造过程中没有减少和外延/衬底界面空穴浓度高导致的，因此如何在控制成本的基础上提高器件特性还有待进一步研究。

图5 传统SiC TMOS与2种SJ工艺研制的SiC SJ-TMOS静、动态特性对比[14]

除了上述两种工艺之外，浙江大学于2018年首次使用沟槽侧壁倾斜离子注入技术研制了1.35 kV/0.92 mΩ·cm2等级的SiC SBD[15]，为SiC SJ-TMOS的研究提供了新的发展方向。

SJ技术在高压SiC MOSFET器件整体应用中较少，还有着极大的发展空间。该结构可以提高SiC TMOS的电压等级。TMOS电压等级受限于栅氧角落处的尖峰电场问题，而如果采用SJ结构，漂移区N型掺杂浓度的提高可以有效降低RON,sp，同时P柱可以有效保护栅氧底部，如张跃等人设计了一种由上下掺杂浓度不同的P柱形成的SiC SJ-TMOS功率器件，仿真结果表明在击穿电压1 kV下可得到0.88 mΩ·cm2的比导通电阻[16]。SJ结构也可以与SBD同时嵌入MOSFET元胞中，以同时改善器件比导通电阻和反向恢复特性。日本AIST研究院已研制出目前电压等级最高的SiC SJ-VDMOS器件，击穿电压达到7.8 kV[17]，离15 kV的超高压等级还有一段距离，值得进一步设计和研发。

SiC SJ器件的终端结构较传统SiC MOSFET器件来说设计复杂度更高：一方面，终端结构同样需要考虑电荷平衡问题，以保证效率；另一方面，由于工艺的繁琐，终端结构的工艺技术应该尽量与元胞保持一致，以降低工艺复杂度，即如果元胞使用的是ME工艺，则终端也需使用同样的工艺形成N/P柱的交替结构。该领域目前国际上已有相关研究，如MASUDA等人将ME工艺和结终端扩展（JTE）技术结合起来，设计和研制了针对1.2 kV等级SiC SJ-TMOS的一种新型终端结构[18]，然而研究成果总体较少，有待进一步深入研究。

国内外针对2种结构器件BFOM优化的研究成果如表2所示，其中JFET区注入技术常常与CSL技术合并，因此不在表中列出。

表2 提高器件静态特性新技术部分研究结果总结

2.4 动态特性优化现状

高频品质因数（HF-FOM）是高压SiC MOSFET另一个主要性能指标，它一般是RON,sp和比栅漏电荷QGD,sp的乘积，反映了器件动态特性的优劣程度，其中影响栅漏电荷的主要因素是转移电容的大小。

对于高压SiC VDMOS来说，目前有几种技术和结构可以改善器件的HF-FOM：1）中心注入技术（CI），如图3（c）所示，即在栅氧下方注入一个P型掺杂区，该技术可以同时实现增强动态特性和减小栅氧电场的效果，只适用于平面型结构，以Cree公司的CIMOSFET产品为代表[26]，该技术与CSL技术同时使用可以在兼顾动态性能的基础上进一步降低JFET区导通电阻；2）分裂栅（SP）结构，如图3（d）所示，即只保留沟道上方的栅极多晶硅而去掉JFET区上方的部分，如YOON等人将SP应用于3.3 kV等级器件并进行了仿真验证[27]；YU等人在SP的基础上给源极加上场板结构，在降低栅极边缘电场强度的同时将HF-FOM减小了40%[28]；LYNCH等人研制了15 kV等级SP结构器件，栅漏电荷较传统平面型降低了70%[29]。除此之外，AGARWAL等人通过理论验证了将栅氧厚度从55 nm降低到27 nm后器件静、动态特性的提升[30]。

对于SiC TMOS来说，DT结构和屏蔽栅（SG）结构可以有效改善动态特性。1）DT结构以Rohm公司的双沟槽SiC TMOS产品为代表，如图4（c）所示，它通过源极沟槽保护栅氧，实现了1.26 kV/1.41 mΩ·cm2的优越特性。YANG等人在DT的基础上引入了深PS结构，较改进前栅漏电荷降低了89%[31]；YANG等人提出了一种深氧化物沟槽代替源极沟槽的结构，在改善静态特性的情况下降低了开关损耗[32]。2）SG结构首先在Si基器件中提出，随后在SiC TMOS中得到了改进，如图4（d）所示，它通过横向耗尽漂移区和减少栅漏之间有效重叠面积同时降低导通电阻和转移电容，大幅提升动态特性。JIANG等人按是否有SG、PS和CSL将SiC TMOS分为6种结构，并进行了静、动态特性仿真对比[33]，如图6所示。结果显示，SG结构可以降低栅电荷，但是SG与PS结构对导通特性影响严重，而通过CSL的引入，可以在降低RON,sp的基础上进一步降低QGD,sp，显著提高器件的HF-FOM。

图4 进一步提高SiC TMOS品质因数的元胞结构

图6 1.2 kV等级SiC TMOS不同栅极结构下器件特性对比[33]

表3展示了2种元胞结构HF-FOM优化的部分研究结果。表3中只有文献[29]和[34]为实际流片测试结果，可以看出仿真结果较实际器件特性还有一定距离，因此如何更准确地预测和描述实际器件的动、静态特性并在此基础上进一步改进器件的高频工作性能，还需进一步研究和实践。

表3 提高器件动态特性新技术部分研究结果

2.5 终端研究现状

器件在阻断状态下，主结的边缘处曲率较小，容易产生电场集中的现象，导致器件的阻断性能严重退化，击穿电压大大降低。特别是4H-SiC材料，其扩散系数较Si来说更小，对于MOSFET和IGBT等浅结器件来说，曲率效应更为严重。因此高压SiC MOSFET的边缘终端需要进行保护。目前存在的几种高压器件边缘终端主要保护技术如图7所示。

图7 高压器件边缘终端主要保护技术

场板技术和斜角技术在Si基器件中较为成熟，然而其耐压等级较低，不适用于高压SiC器件。FLR技术和JTE技术被认为更加适用于高压SiC MOSFET器件。

2.5.1 FLR技术

FLR技术也被称作浮空场环技术，即注入多个P型场环，缓解主结边缘的电场集中问题，以改善器件的阻断特性。在实际制造过程中，FLR往往和主结同时注入，不需要额外的工艺步骤，技术简单且成本较低，在SiC功率器件中已经得到了广泛的使用。已有相关研究推导了FLR结构的理论公式，然而对于高电压等级特别是10 kV及以上等级的SiC MOSFET来说，往往需要上百个场环，理论分析基本无法指导结构设计，而且受限于工艺条件，环间距无法做到与计算值一样精确。这就需要根据相关参数进行FLR结构设计和实验验证。

FLR结构主要由环宽和环间距决定，根据二者的设计产生了多种结构，其中最经典的便是等环宽、等间距结构（Con-FLR），除此之外还有固定环宽、改变间距的结构，如路晓飞等人提出的间距呈指数变化的FLR结构、间距呈线形变化的FLR结构[36]，邓小川等人提出的多区步进间距FLR结构，以及环宽与间距协调配合的结构等。

FLR技术的问题在于终端面积较大，这可以通过与其他技术相结合的方法进行优化，例如WEN等人针对10 kV等级器件，提出了一种刻蚀和FLR相结合的刻蚀均匀FLR（EU-FLR）结构，阻断能力达到14.2 kV并且终端长度大幅降低[37]。

2.5.2 JTE技术

简单来说，JTE技术就是在主结旁边额外注入一段长度的P型掺杂，为主结分压以减小曲率效应。该技术由KALER在1977年首次提出，其在高压Si基器件上的有效性得到验证后，JTE技术便被业界广泛关注，多种改良型JTE结构也相继提出。随着SiC材料的研究和应用，功率器件的耐压等级已经超过10 kV，特别是超高压SiC PiN器件，目前国际上已经达到将近30 kV的水平，针对高压SiC器件的JTE技术被相继提出，从台面单区JTE到多区JTE，再到空间调制JTE，在JTE技术的保护下功率器件越来越逼近雪崩击穿的理论击穿电压，并且其终端区域的利用效率也不断提高，如2018年NAKAYAMA等人利用空间调制JTE技术研发出27.5 kV等级4H-SiC PiN功率二极管[38]。

JTE技术的核心问题在于终端保护效率对于掺杂剂量的敏感度较高，加上4H-SiC中杂质存在不完全电离的情况，即使精准控制注入剂量也会导致实际激活的剂量不受控制，因此大部分JTE改进结构都在朝着扩大掺杂剂量窗口的方向进行探索。对10 kV等级器件进行终端保护仿真，分别设计单区、双区和三区JTE结构，得到的击穿电压与掺杂剂量之间的关系如图8所示。仿真中元胞击穿电压值为14.4 kV，可以看到单区JTE的剂量窗口不足0.3×1013cm-2，双区结构下敏感性得到了明显改善，剂量窗口达到0.8×1013cm-2，到三区结构下剂量窗口超过1.5×1013cm-2，证明了多区JTE结构可以有效改善剂量窗口问题。

图8 单区、双区和三区JTE结构保护下器件击穿电压与掺杂剂量之间的关系

单纯地增加区域数将增加工艺流程中的离子注入步骤，大大提高成本。目前JTE技术趋向于使用固定的2种或多种掺杂剂量，通过调制掺杂区域的形状和宽度来形成多个不同等效电离电荷浓度的区域。KAJI等人首次结合空间调制技术和双区JTE技术在外延层厚度为268μm、掺杂浓度为1×1015cm-3的条件下实现了26.9 kV的击穿电压[39]，保护效率达到70%，剂量窗口大于1.5×1013cm-3。在此基础上，改进JTE结构的保护效率越来越高，终端长度也有所改善，如WEN等人于2020年研制和生产了使用在13.5 kV等级4H-SiC PiN二极管器件中的一种被称为电荷场调制JTE（CFM-JTE）的结构，在400μm的终端长度下实现了96%的终端保护效率和大于传统双区JTE结构1.8倍的剂量窗口[40]。

将JTE技术与其他技术进行结合，可以在相同终端面积下进一步提高保护效率，如DAI等人于2021年提出的刻蚀沟辅助空间调制JTE（TSM-JTE）结构[41]；ZHOU等人提出了一种结合刻蚀与单区JTE的超小角度斜角刻蚀JTE结构（ULA-BE-JTE），实现了超过90%的保护效率[42]。另外，对JTE技术的仿真工作已经使器件的击穿电压达到了30 kV以上的等级，如JOHANNESSON等人在TCAD仿真上用1800μm的单侧JTE区加27个外侧保护环实现了41.4 kV的击穿电压[43]。

3 高压SiC MOSFET的瓶颈与挑战

当下，高压SiC MOSFET还存在一些瓶颈和挑战，这里对4个主要问题进行讨论。

3.1 双极退化效应

高压SiC MOSFET器件存在体二极管结构，理论上可以取代外接反并联二极管并降低电路寄生电感与损耗。然而在双极性运行条件下，体二极管的导通会带来双极退化效应，影响器件的导通电阻、漏电流和体二极管导通压降等特性，不利于器件的长期工作。

从应用的角度，人们普遍使用同步整流技术以尽量避免体二极管的开通；从器件结构设计的角度，近年来针对该问题出现了一些致力于将SBD或结势垒肖特基二极管嵌入MOSFET元胞结构当中的研究，如DENG等人提出了一种低势垒二极管集成新结构，在1.2 kV等级器件中获得了较体二极管低约67%的开启电压[44]；LI等人提出了一种在双沟槽SiC MOSFET中加入全耗尽P-well区以降低势垒并抑制双极退化效应的新结构[45]。然而嵌入的方式将会导致器件特性和可靠性的改变，KONO等人研究了1.2 kV等级SBD嵌入式器件的比导通电阻与短路耐受能力之间的权衡关系[46]。如何有效解决该问题还需进一步深入研究。

3.2 低电流等级问题

高压SiC MOSFET由于其单极工作模式，高击穿电压将严重限制器件的导通电流能力。例如对于10 kV等级器件来说，室温下其电流等级约为20～40 A/cm2，当温度增加到200℃以上时，额定电流将下降50%～70%。加之厚的外延层更容易引入缺陷，终端的存在导致芯片源区实际面积不大，因此6.5 kV及以上的单片并不能满足相应等级应用场景的需求。针对这一问题目前有3种解决方案：1）制作多芯片并联模块以提高电流等级，如Wolfspeed研制了12个芯片并联的10 kV/240 A功率模块[47]；2）使用双极型器件，如目前15 kV等级及SiC栅极可关断晶闸管器件电流等级可以超过100 A；3）继续改进外延技术，找到控制外延缺陷的新技术。针对电流等级低的问题，未来需要继续优化器件结构以降低温度系数，不断改进关键工艺技术以降低缺陷密度，从而进一步提升高压SiC MOSFET的电流等级。

3.3 外延缺陷问题

高压器件的性能主要依赖于外延层的材料和技术。目前主流的外延生长工艺是化学气相沉积法（CVD），一方面在工艺过程会产生点缺陷，另一方面衬底中的微管、堆垛层错等扩展缺陷会进入外延中，严重影响外延层的质量和芯片良率。研究显示，对衬底表面采用氢刻蚀等工艺可以有效除去表面损伤和表面缺陷，对热壁式CVD的反应室进行改进也可以提高外延的质量和均匀性。国内外已有表面缺陷小于1 cm-2、厚度为30μm的成熟6英寸外延片，然而厚度大于50μm时缺陷密度将进一步扩大，不利于高压SiC MOSFET的发展和应用。如何改善工艺条件以控制外延缺陷和阻挡衬底缺陷的影响，仍需进一步的实验测试和验证。

3.4 可靠性问题

栅氧的工艺质量和缺陷水平是制约高压SiC MOSFET长期工作的关键因素之一。在重复栅偏电应力和高温工作环境的作用下，栅氧界面陷阱会不断地捕获或者释放电荷，严重影响器件的参数稳定性和运行可靠性。与Si基器件相比，高压SiC MOSFET的SiC/SiO2界面缺陷密度比Si/SiO2界面高出约2个数量级，这是SiC与Si的材料特性差异和SiC工艺技术不成熟导致的，使得高压SiC MOSFET栅氧界面缺陷对电荷的捕获与释放效应更加严重，进而引起阈值电压、导通电阻、漏电流等器件参数的退化和不稳定。阈值电压漂移是器件参数稳定性中的一大问题，在2006年就有研究展示了高达数百毫伏的阈值电压漂移量，AIVARS等人[48]报道了一氧化氮退火工艺在栅氧界面处产生的空穴陷阱会导致阈值电压负向漂移。PUSCHKARSKY等人[49]针对阈值电压稳定性问题对比了Si、SiC功率MOSFET二者的区别，并讨论了在动态应力下的阈值电压测量技术。栅氧寿命也是评价器件长期可靠性的重要方面，这主要通过时变介质击穿实验进行表征。有研究显示，在器件正常工作的情况下，栅氧电场强度达到3 MV/cm，栅氧寿命可达到100年，也有工作通过改进氧化工艺以提高栅氧质量和寿命。整体上，高压SiC MOSFET的栅氧工艺还未成熟，需要进一步优化工艺水平，提高器件的可靠性和性能。

器件在极端工作条件下的可靠性对于保证系统的稳定运行起着至关重要的作用，主要的问题有雪崩失效、短路失效和浪涌失效等。高压SiC MOSFET在非钳位感性负载下的雪崩失效机理目前有3种解释，分别是由源区寄生双极结型晶体管（BJT）开启导致结温急剧上升产生坏点、温度升高导致沟道自开启和铝电极达到熔点，这3者最终都导致热失效，然而失效原因各不相同。白志强等人对P-well区的结构和掺杂进行调整和改进，通过降低BJT基区串联电阻和JFET区曲率效应以提高器件的雪崩耐受性[50]；KIM等人[51]通过减小栅氧厚度和调窄JFET区宽度降低了饱和电流，以提高雪崩能量。器件的短路失效和浪涌失效除了热失效原因外，场氧区断裂或铝熔化破坏栅氧导致栅源短路也是两个原因，这对于沉积、热氧化工艺也提出了更高的要求。除此之外，由于SiC高于Si的热导率和杨氏模量，继续使用传统Si器件的封装技术也将阻碍高压SiC MOSFET器件的可靠性提升。

针对以上问题，如何改进现有工艺以提高栅氧质量，如何改进器件结构或封装结构以缓解热失效问题或增加散热能力，都是未来需要进一步研究和解决的问题。

4 结束语

针对高压SiC MOSFET器件，本文首先回顾和总结了器件发展历程与该领域中的最新研究进展，其次介绍了用于优化品质因数的器件改进结构，进而针对高电压等级要求阐述了几种适用于高压器件的终端保护结构的保护机理与发展趋势，最后对高压器件当前存在的瓶颈和挑战进行了讨论。

高压SiC MOSFET器件将在当前乃至未来的电力电子领域发挥越来越重要的作用，推动电能变换朝着更高电压、更高频率、更高功率密度的方向前进。近年来，高压SiC MOSFET器件得到了越来越多的机构和企业中科研工作者的关注，发展势头越来越猛烈，这对于未来电能传输和变换应用方面的发展有着巨大的推动作用。虽然受到国外对我国先进半导体材料和工艺上的限制，但国内诸多高校和科研机构仍在持续进行技术研发并跟进国际最新发展方向，与国际先进水平的差距逐渐缩小，国内从业者需要坚持吸取先进技术和经验，早日达到国际领先水平。