基于多相滤波的高精度延时设计及实现

李晓辉, 万宏杰, 樊 韬, 刘佳文, 王先文

(西安电子科技大学通信工程学院, 陕西 西安 710071)

0 引 言

雷达性能测试中,雷达回波模拟器对测量的作用越来越大[1-3]。模拟器在室内条件中若能精确模拟雷达信号在空间信道中传播产生的延时及频移等变化[4],可以极大地缩减测试周期与测试成本。在雷达测距测速时,时间上的高分辨率决定了测距测速的精确性,通过对回波信号高质量[5]、高精度的延时,目标的位置速度等信息也会更加准确。因此在雷达搜索及跟踪目标测试时,模拟器是重要的地面支撑设备,同时高精度延时模拟也是模拟器实现高性能的关键技术。

模拟器研究一般侧重于高性能通用化测控信道模拟器[6],其中信号延时模拟可对不同类型信号实现通用化的延时处理。时延研究大致经历了从模拟到数字、从粗时延到精时延的阶段。

模拟实现方面,使用真时间延时(true time delay, TTD)方法,用长的、包裹起来的延迟线延迟信号[7],比如光纤、同轴电缆、波导等延迟线。TTD方法能够实现一定的延时效果,但存在复杂度高、体积大、功耗高的问题,易受温度等外界环境的影响[8]。文献[9]提出一种基于电缆延迟的平面阵列信号模拟器,满足导航卫星系统接收机中平面阵列延时一般低于0.6 ns的要求,但传输线带来的误差需额外的校正处理。

数字实现方面,通过特定的延时结构实现较低的延时精度。文献[10]提出基于可编程逻辑门阵列(field programmable gate array,FPGA)的延时线子集和延时线结构,由级联延迟单元进行延时,该结构实测下的延时分辨率可低至76 ps。文献[11]设计了新型数字时延发生器,在FPGA中使用双抽头延时线,可实现的时延分辨率为65 ps,但需要额外的数字可编程延时器芯片搭建一个整体的延时系统。

数字实现与奈奎斯特采样定律紧密结合[12],对信号分解及重构实现了整数倍采样间隔的延时大小。但高延时精度依赖于高采样率，所以在采样率不能无限制提高的实际应用中,需要有分数倍采样间隔的时延处理,如密集采样、数字时域内插、频域线性相位加权、分数时延滤波器[13]等方法。这些方法可以满足实际工程应用中足够小的时延精度需求,但是对原序列的过采样和对滤波系数的插值,滤波系数随着延时量变化而改变,造成时频域数据量和运算量的激增。文献[14]中Farrow结构下的分数延迟滤波器的子滤波系数与延迟无关,可以灵活地调整延迟,因而得到广泛应用，并可以通过优化Farrow结构或者滤波器系数使得延时性能得到改善[15-17],但也会使滤波阶数更大,需要更多的硬件资源。

考虑到时延模拟的仿真及FPGA实现,数字时域内插相比其他方法较容易实现,并可通过多相滤波的思想进行优化。FPGA实现时会通过增加一定的存储来处理插值后的数据,从而节省了乘法器资源等。

因此本文侧重于数字时域内插方法,结合多相思想对其优化,先根据小数倍延时精度的要求对高阶下的有限长单位冲激响应(finite impulse response, FIR)滤波器系数向量进行多相分解,得到重新排序的系数矩阵。再根据延时量大小选择多相子滤波器的系数,滤波处理后输出对应的延时信号。该方法的优势是将原采样序列插值后在高阶下的滤波处理改进为原序列在低阶下的滤波处理,可在较低的数据量与运算量下实现同等效果的延时精度。

1 时延模拟模型

1.1 雷达测试场景

雷达对目标的位置及速度测试时,时间精度会决定测距测速的精确性,通过对回波信号高质量、高精度的延时处理,目标的位置及速度等信息也会更加准确[18-19]。

如图1所示,雷达与目标间的距离固定时,即目标固定于A点,此时延时量与两者之间的距离有关,距离越大信号延时越大。当雷达与目标间的距离不固定时,若目标以速度v向B点运动,两者距离越来越小,延时量变小,且存在多普勒效应[20],导致信号的载频发生偏移。

图1 雷达测试场景Fig.1 Radar test case

雷达信号到B点的距离为d1，用时t1,到A点的距离为d0，总用时t0,因此对于目标与雷达来说,从A到B的时间差分别为

(1)

(2)

式中：c为光速。

目标运动引起的多普勒频移fd为

(3)

式中:ft为信号的频率，ft=c/λ,λ为波长。

时延模拟就是模拟目标处于任一位置时对应的时间差,时延模拟越精确,目标的位置速度信息也就越精确。

1.2 延时方案设计

雷达回波模拟器系统的延时控制[21]通常如图2所示。通过实时获取目标数据,实时计算延时控制量。

图2 延时控制系统总体方案Fig.2 Overall plan for delay control system

其中,通过存储单元进行粗延时控制,当延时量为整数倍采样间隔时,可采用先进先出(first input first output, FIFO)存储器、随机存取(random access memory, RAM)存储器等存储单元的读写控制来实现。

时延精度取决于系统的采样率,延时的动态变化范围由存储单元的容量大小来决定。系统采样率越高,时延精度越高;存储单元容量越大,延时的动态范围也就越大[22]。

通过小于采样间隔的延时处理进行更加精细的延时控制,最终实现对输入波形数据的高精度高动态延时控制。

2 基于数字时域内插的延时设计

在包括雷达回波模拟器等系统的数字信号处理模块[23]中,信号的延时量是由采样间隔来量化的,实际信号处理中,需要对小于采样间隔的延时进行高精度控制,因此要有一种可以将数字信号延时非整数倍采样间隔的方法,并且可以做到较高的延时精度[24-25]。

基于数字时域内插的方法本质上是利用插值增加数据量。低采样率下的小数倍的延时,对数据在时域插值后经过低通滤波将数据变为所期望的高采样率下的采样序列,此时整数倍的延时处理即为低采样率下的小数倍的延时。延时之后再抽取,恢复插值前的低采样率。

图3是数字内插处理过程,序列起始采样率为fs,采样序列经过M倍内插、低通滤波、L点采样延时及D倍抽取,此时采样率为(M/D)fs。X(n)为原始信号，X(m)为M倍内插的信号，Xf(m)为低通滤波后的信号，Xf(m-L)为延迟L个采样点的信号，y(n)为D倍抽取的信号。当内插与抽取倍数一致时,内插前与抽取后序列的采样率是一致的,可以实现延时量为L/M,延时精度为1/M的精延时。

图3 数字时域内插处理
Fig.3 Digital time domain interpolation processing

直接型FIR滤波器的通常实现如图4所示, 输入的时域采样数据与滤波器系数相乘并累加,得到滤波后的结果。

图4 FIR滤波器的结构Fig.4 General structure of the FIR filter

当滤波阶数固定时,如长度为N,FIR滤波输出与输入时间序列X(n)的关系可表示为有限卷积和的形式,如下式所示:

(4)

其中,h(i)为滤波器响应函数；*表示卷积运算,每一个输出需要N次累加。

延时精度的准确性可以通过相位的变化或移动精度来衡量。对于频率为f0的射频信号,其最小的相移σmin和采样率fs关系如下所示:

(5)

当系统采样率一定时,由式(5)可计算出为达到需要的相移精度所需要的增大后采样率数值,提升的采样率倍数,即为插值倍数。假设信号频率500 MHz、起始采样率为2 GHz,其相移变化如图5(a)所示。其次，为使相移精度达到某一个固定数值(如1°),在采样率保持固定(如2 GHz)时,不同频率信号需内插的倍数如图5(b)所示。

图5 信号频率、插值倍数及相位变化的关系Fig.5 Relation of signal frequency, interpolation multiplier and phase change

理论上,为实现更小的时延精度,可以增大插值倍数。但问题在于滤波器阶数是与插值倍数相关的,插值倍数越大,滤波需要的乘法器越多,滤波处理越慢且越复杂;其次,随着采样率M倍的提升,硬件实现时需要存储器的内存也需增大同样倍数,大量信号的读取写入导致无法实现信号的快速或实时处理。

因此需要改进方法,当插值倍数较大时,尽可能使运算在低采样率与数据量下完成,可以通过多相滤波算法将FIR滤波处理划分成多相结构来完成这一目标[26-27]。

3 基于多相滤波的高精度延时设计

通过数字内插实现延时,利用插值增加数据量,做延时处理后还需抽取。其中,直接型FIR实现插值效率较低,这是因为所通过的M个采样中,有M-1个为零。经过延时处理再抽取时,将D个经过滤波处理的数据中的D-1个值“丢弃”,同样实现效率较低，这一问题可以通过多相插值滤波来解决。

3.1 多相插值滤波

将一组N个原型滤波器系数h0,h1,…,hN-1映射到M个多相子滤波器h0(n),h1(n),…,hM-1(n)中,每个子滤波器中的系数个数为N/M,映射关系如下所示:

hi(r)=h(i+Mr)

(6)

式中：i=0,1,…,M-1;r=0,1,…,N/M。

如图6所示,采样率fs下的采样序列x(n),每一个输入采样并行送入M个多相子滤波器,同时得到M个滤波输出,每个多相子滤波器输出一个采样送到滤波器输出端口,输出端口从第一个多相子滤波器开始依次选择多相子滤波器的输出。由于输入采样是同时并行送入每个多相子滤波器的,因此多相插值滤波器的输出采样y(n)的速率是输入序列采样速率的M倍,即为fs·M。

图6 多相插值滤波器Fig.6 Polyphase interpolation filter

此时,多相插值等效于数字内插处理中的插值处理,增加数据量并且提高了采样率。优势在于将高阶下的滤波分解为多个低阶下的滤波处理,降低运算的复杂度。

3.2 多相抽取滤波

多相抽取是将一组N个原型滤波器系数h0,h1,…,hN-1映射到D个多相子滤波器中,每个子滤波器中的系数个数为N/D,映射关系同式(6)。如图7所示,以fs为采样率的序列x(n),多相子滤波器从第D-1个开始逐个以x(n)作为输入,到第一个输入后完成一轮循环,即将D个采样分别送入D个多相子滤波器后,得到输出,输出为D个多相子滤波器输出之和,输出采样y(n)的速率是输入序列采样率的1/D,即为fs/D。

图7 多相抽取滤波器Fig.7 Polyphase extraction filter

此时多相抽取是多相插值的逆过程,减少了数据量并且降低了采样率。

因此,对数字时域内插设计的改进在于插值与抽取都通过多相来处理,多相插值后的数据进行小数倍采样间隔的延时处理。这样在插值前与抽取后保证处在较低的采样率,数据量也较少。

考虑到多相插值滤波时,每个多相分量都是对低通滤波器原型的抽取,滤波系数分解后通过多路并行[28]的方式对原数据进行并行滤波。从信号相位角度来说,多相实现时,每个多相分量产生的是输出信号的一个相位,而每一个相位是对相同信号在不同延时时间下的采样。

进一步简化处理过程,如图8所示。

图8 多相滤波处理方法Fig.8 Polyphase filtering processing method

通过选择某一路的多相分量对输入信号进行滤波处理,即选择了特定的延时时间,且此时的延时时间是小于采样间隔的,通过选择不同的多相子滤波器,能够实现时延大小的动态调节。

3.3 基于多相滤波的数字延时算法

结合数字延时和多相滤波的思想,提出的数字延时算法如图9所示,主体分两部分,分别是数据及参数准备模块、数字延时模块。在数字延时模块进行粗延时与细延时，延时量分解为粗延时量mt与细延时量nt,先通过数据缓存完成粗延时,再根据nt的大小,通过对输入采样和多相抽取后的FIR滤波器系数卷积达到内插效果,信号只需与多相子滤波器的抽头卷积即可完成延时,从而在降低运算量的同时完成细延时。

图9 多相滤波处理流程示意图Fig.9 Polyphase filtering processing flow diagram

算法流程如下。

步骤 1根据系统采样率对输入信号进行采样并按时间序列存储在数据存储器中;

步骤 2根据滤波要求,如信号频率等计算生成滤波器系数向量,按内插倍数分解得到重新排序后的滤波器系数矩阵;

步骤 3根据目标位置及速度计算总延时量,将时延量分为粗延时量mt和精延时量nt,其中mt对应于总时延中所包含的整数个系统采样周期(即数字延迟线采样周期)的部分,nt对应于总时延中不足一个采样周期的部分;

步骤 4根据所需粗延时mt,用数字缓存的方式实现,根据所需细延时nt,结合多相滤波对信号进行延时处理;

步骤 5延时完成,将延时后的信号输出。

3.4 基于多相滤波的FPGA实现

精延时的本质是将数据在低采样率下的小数倍时延等效为高采样率下的整数倍延时,如果直接以高采样率进行采样,那么采样率越高,实现的时延精度也就越高[29]。

如图1所示,在FPGA中实现时,随着时钟的运行,目标以速度v运行之后会处于起始位置dA与结束位置dB之间的某一点d处,将目标位置对应的延时转化为对应的粗延时量mt与精延时量nt。将该过程转化为FPGA可实现的算法如下:

(7)

(8)

式中：mod表示取余运算;count用来计数,其大小对应的距离表示目标处于两点之间的某一位置。

FPGA中,时钟运行频率大概是几百兆赫兹左右,假设时钟频率为f1,以M倍的时钟频率来采样,这要求插值后的速率达到M·f1,这可能已经到2 GHz以上,但FPGA中不可能运行这么高的时钟,若采用基于多相的并行滤波器,只要将每路最多N/D个乘加器的时钟速率运行到频率f1,便可等价于在M·f1下进行滤波,从而满足了系统所需要的滤波速度。

在FPGA设计实现时,侧重于数字延时算法中数字延时模块的处理。将一次延时处理D个数据看作是整数倍采样间隔延时,则其中0到D-1个数据的处理则为小数倍采样间隔的精延时。如取D=8,nt=3时,此时可以实现3/8采样间隔的精延时。在FPGA实现时对应的逻辑处理如图10所示。

图10 精延时的处理逻辑Fig.10 Processing logic for fine delay

4 仿真与测试结果

4.1 多相延时算法仿真

Matlab仿真时,设置输入信号为500 MHz的正弦信号,采样率为2 GHz,滤波器设置采样率为16 GHz,在8倍插值时,插值与滤波的速率均可以达到16 GHz,滤波器的通带设置为0～800 MHz。

输入信号在2 GHz的采样率下,时间周期为0.5 ns,相邻采样点对应的相位变化为0.5π,在信号插值滤波后,时间周期为62.5 ps,采样点之间对应的相位变化为0.062 5π,所以相位变化2π对应信号有32个整数倍采样间隔的延时。如图11所示,符合这一变化规律。插值后的时延精度可低至62.5 ps。故而,若使用更大的插值倍数,实现的延时精度也就会越高。

图11 不同延时点数下的相位变化Fig.11 Phase change under different delay points

表1 两种滤波方法的资源占用

考虑到数据是在相同采样率下采样及输出,故在设计中使M与D的值一致。多相滤波处理通过系数分解将高阶滤波转化为低阶滤波处理,对于相同的乘加次数,在加快滤波速度的优势下,会达到同样的延时精度。当多相滤波器实现时在插值倍数(或抽取倍数)较大的情况下有很明显的优势,可以很大程度上提高系统的处理效率。

4.2 FPGA测试实例

对于细延时的测试,一般将输入输出的信号延时固定在某一个大小,以小数倍采样间隔的大小逐渐改变此延时。比较输入输出波形的相位差便可以确定对应的延时精度,对应距离上的精度也可获得,如62.5 ps的时延对应了18.75 mm的距离。

由于实验条件的限制,现有FPGA运行在245.76 MHz的时钟频率,具有实现并测试0.509 ns时延的能力。对该时钟频率下进行8倍插值,等价于直接以1 966.08 MHz的频率进行数据采样,频率为500 MHz的信号作为测试输入,此时1/8采样点的时延精度对应了时间上的0.509 ns的延时精度。

当以精延时的步进变化时,即以1/8采样点为步进调整时延,对输入输出波形做快速傅里叶变换,比较两个波形的相位,用示波器观察到相位的变化均在90°左右(即为0.5π),具体的相位变化如表2所示,所以时延分辨率大概是正弦波周期的25%,因此此时的时延分辨率为0.509 ns。

表2 固定延时下的相位差变化

通过示波器观测到的不同延时点的信号延时和相位比较结果如图12所示。

图12 示波器结果展示Fig.12 Display of oscilloscope results

对于可变延时来说,当目标以某一速度运动时,会导致信号的载频发生频偏现象,所以对输入信号与输出信号做混频,可以得到两者的频率差，其中一些测试如表3所示。

表3 可变延时下的频率差变化

其中，以速度102 m/s为例,输入输出信号混频得到的频率差为340 Hz。对混频后的数据分析,进行快速傅里叶变换,其对应频谱如图13所示。

图13 输入输出信号之间的频率差Fig.13 Frequency difference between input and output signals

如图13所示有3个峰值,主要看第一峰值的频率,第一峰值幅度相比第二峰值的幅度大10个dBm左右,且出现在频率340 Hz处,与式(3)理论计算结果是一致的。

5 结 论

本文对延时模拟中的高精度延时设计进行研究,将传统的数字时域内插技术结合多相滤波思想进行改进,根据延时精度对FIR滤波系数向量通过多相分解,得到重新排序的系数矩阵。将高阶滤波简化为低阶滤波,加快了滤波处理速度,更快地实现延时处理。仿真结果验证了多相滤波对高精度延时设计的有效性。最后在时钟频率为245.76 MHz的FPGA硬件平台实际测试出延时精度不高于0.509 ns,是时钟周期的1/8。针对论文中的滤波参数与实现方法的选择,若进一步对其优化,在加快滤波处理速度和节省硬件资源方面也有着重要的意义。