一种可扩充超宽带数字接收机的设计与实现

向波 王冰 朱文松

（中国电子科技集团公司第三十八研究所 安徽省合肥市 230088）

雷达阵列技术经历了无源阵列、有源阵列到数字阵列，目前数字阵列技术代表了相控阵雷达的最新发展水平。然而，当前数字阵列动辄上千个阵列单元在重量、体积、功耗、成本上给整机装备带来不小的成本压力[1]。通过可扩充设计，基于数字阵列雷达灵活的处理能力和良好的抗干扰性能，数字阵列雷达将具备良好的升级和拓展优势，从而满足雷达、通讯、侦查、对抗、识别等多样化任务需求。

随着雷达处理能力越来越强，任务需求越来越多样化，超宽带成为数字阵列雷达的重要发展趋势[2]。在超宽带雷达设计中，传统的砖块式集成形态将导致系统占用空间、重量等指标居高不下，集成度和可扩充性较差[3]。将射频前端以SiP 形式进行片式集成，数字采集和频率源采用子板形式以刀片式进行集成，前端和后端盲配连接，使接收机在天线包络之内，从而形成可扩充能力。该设计兼顾了小型化可扩充和高性能与易实现、高可靠等优势。

1 硬件设计

可扩充超宽带数字接收机包括接收模拟SiP、超宽带数字采集、频率源和结构。如图1 所示。接收模拟SiP 完成多通道宽带信号低噪声放大、变频和滤波功能。超宽带数字采集实现中频信号的数字化、数字下变频等功能。频率源完成系统所需时钟的产生、分配等。结构完成各个模块的集成，将16 通道接收机集成在4×4 天线阵列的包络内，如图2 所示。

图1：可扩充超宽带接收机组成框图

图2：可扩充超宽带接收机集成示意图

1.1 模拟接收SiP

模拟接收sip 以四通道为基本单元，采用毫米波变频方案[4]，将输入的2-18GHz 信号，经过限幅器、低噪放、预选开关滤波器组、数控衰减器、多功能芯片，一次变频至22.5±0.5GHz，再经带通滤波、二次变频、增益放大、开关滤波器组，输出中频信号1.8GHz，带宽1GHz、400MHz 可选。原理框图如图3 所示。

图3：模拟接收SiP 功能框图

模拟接收SiP 采用硅基多层集成设计，通过电磁设计优化，内部集成4 个宽带接收通道、2 对本振信号放大功分网络和1 套电源馈电串口接口变换，实现在一个硅基封装内超宽带射频接收变频功能。然后将4 套模拟接收SiP集成在56×56mm的PCB板上，与其他模块互连。

1.2 超宽带数字采集

数字接收分系统以FPGA 和ADC 为核心，设计FPGA 处理子板与ADC 采集子板，两块子板采用板级叠层的方式，实现八通道的数字化接收机。FPGA 子板包括：高性能FPGA、时钟扇出、多路发送光模块、DC-DC 等。ADC 子板包括：匹配电路、超高速ADC、时钟管理、LDO 等。由子板叠层构成的8 通道超宽带采集板主要完成以下几种功能：①通过ADC 完成中频信号的数字化；②通过TTL 完成射频前端控制。③通过GTH 完成系统参数接收及IQ 数据上传。如图4 所示。

图4：超宽带数字采集功能框图

为了无失真的完成瞬时带宽为1GHz的中频数字化，ADC 的采样率至少大于2GHz，考虑到滤波器设计以及最优化FPGA 资源，采样率选取2.4GHz。考虑到多通道同步采集需求，选用JESD204B 接口的ADC 器件[5]。数字处理以及打包需要FPGA 具有足够的DSP 资源和足够的GTH 高速接口，以保证大容量数据的实时处理和传输。时钟管理模块实现时钟产生和扇出功能。电源管理模块采用DC-DC 与LDO 电源级联结构，为器件提供高质量电源输入。

1.3 频率源

频率源提供模拟接收SiP 所需的超低相噪本振和超宽带数字采集所需的低抖动ADC 采样时钟和FPGA 基准时钟[6]。频率源通过直接和间接频率合成两种方法产生以上时钟。选取100MHz 恒温锁相晶振作为系统基准，所需的10MHz 和2.4GHz 时钟直接合成产生，以获得较好的相位噪声；本振采用间接合成产生，以减少设备量，简化电路。原理如图5 所示。频率源采用SiP 集成方式，实现高性能、小尺寸、轻重量的设计。

图5：频率合成原理框图

1.4 结构

结构实现16 通道超宽带数字接收机各分立模块的组装，包括射频前端的片式集成，后端超宽带数字采集、频率源的刀片式集成，以及两个模块间的接口盲配，并在片式和刀片式结构中嵌入散热冷板，实现整个超宽带数字接收机的结构固定，信号、电源的互连。

模拟接收SiP 采用瓦片式堆叠进行集成，一次变频采用螺钉紧固在第一层金属框架板上，正面采用射频连接器与天线阵子连接；背面通过弹性连接器与二次变频基板连接，二次变频基板与第二层金属板紧固；第三层金属板与变频基板弹性接触，中间通过转接kk 与电源板背面盲配连接，电源板正面射频与低频接口，通过盲配形式与后端数字模块实现电连接。结构设计保证了该接收机可按照阵列规模进行拓展，增加了模块的灵活性和可升级性。

2 FPGA软件设计

FPGA 用于实现超宽带数字接收机的数字化接收、数据预处理和高速数据传输。数字化信号通过与1.8GHz数字本振进行混频，获到正交的零中频信号。为了适应数字信号处理端的数据率要求，采用2 级2 倍抽取将高达2.4Gsps 的数据率降至600Msps，相应的信号带宽由1000MHz 将至400MHz。如图6 是FPGA 软件实现框图。

图6：FPGA 软件实现框图

第一级抽取采用半带滤波器，以节省FPGA 乘法器资源，并降低功耗；第二级采用相位线性度较好的FIR滤波器，将第一级未滤掉的高频成分滤除干净。抽取出的IQ 基带数据进行打包后，通过光纤传输至后端。

3 测试结果

基于上述系统架构，设计出可扩充2-18GHz 超宽带数字接收机样机。接收机的动态范围是其关键指标，测试结果如表1 所示。测试频点覆盖接收信号带宽的上下边界点。相比于ADC 芯片标称的SNR=59.7@1800MHz，SFDR=73dBFS@1800MHz 数据。本系统测试结果具有一定的差距，原因可能是该可扩充超宽带数字接收机具有一定程度的小型化特征，滤波电路设计也需要优化。

表1：1.3G～2.3GHz 范围不同频点采集数据的SNR、ENOB、SFDR 结果

4 结语

超宽带数字接收机是当前电子装备向射频数字化前置、超大规模、多功能一体化等趋势发展的重点研究对象。对常规宽带数字接收机进行可扩充设计，可以提升接收机模块的灵活性、可拓展性、可升级性，并在一定程度上减小体积、重量和成本。文中介绍的可扩充的2-18GHz 超宽带数字接收机样机，实现了瞬时带宽1GHz 的宽带接收，在集成方式上采用了片式+刀片式结合方式，实现了接收机可按照阵列规模可扩充，同时接收机的动态范围能够满足工程应用的要求。