分频器
- 采用反馈时钟检测的锁相环校准电路设计
/2，同时将预分频器（DIVP）和反馈分频器（DIVN）设置为固定分频比，根据输入的频率检测结果和幅度检测结果，FSM向VCO输出6 bit幅度调节控制字和7 bit频率调节控制字，图中fREF为参考时钟输入频率，fVCO为VCO输出频率。图1 VCO自动幅度、频率校准电路结构目标VCO的频率范围为2.7～3.1 GHz，由于Vtune受限于电源电压，为实现宽调谐范围，需要压控增益KVCO值很大，这就需要可变电容的C-V曲线非常陡峭，从而导致可变电容调频-
电子与封装 2022年10期2022-10-29
- 一种超宽带频率综合器电路的设计与实现
UXD20P 分频器等器件均为进口芯片，无法实现自主可控。在当下日趋紧张的国际环境中，芯片供应问题已经成为遏制大多数产业发展的关键因素，一款完全自主可控的芯片就显得尤为重要。本文设计了一种低噪声、超宽带、全集成可重构的高性能频率综合器电路，覆盖了25 MHz～12 GHz 的超宽带频率，更有利于超宽带射频收发电路的实现和应用，满足了诸多无线电通信电路结构的应用需求。2 整体结构该正交输出、全集成可重构的频率综合器电路主要包括两部分：频率综合器部分锁相环（P
电子与封装 2022年7期2022-08-01
- 高频、低相噪、双模分频器设计
在系统中会利用分频器将高的工作频率分频为低频信号，因此分频器的最高工作频率以及分频器的附加相位噪声成为分频器的关键指标。1 2/3分频器电路架构2/3分频器是一种常用的双模分频器，本文主要针对基本的2/3分频器进行分析[1]。2/3分频器门级的电路拓扑如图1所示。图1 2/3分频器门级的电路拓扑从电路拓扑中可以看出，该分频器电路包括4个锁存器和3个逻辑门。其中fin为输入时钟信号，foutn为输出信号，Modin和Pi为分频比控制信号，Modout为模式输
通信电源技术 2022年4期2022-07-08
- 基于电流模逻辑的宽频带二分频器设计
重要组成部分，分频器广泛应用于锁相环频率综合器的反馈回路，其作用是对压控振荡器(Voltage-Controlled Oscillator，VCO)输出的高频信号进行降频、拓宽频率输出范围且输出正交信号[2-3]。近年来，随着不同应用环境的出现及新的无线标准的提出，对锁相环频率综合器的工作频率范围提出了更高的要求，相应的对能够实现宽频率覆盖范围的频率综合器芯片的需求也越来越迫切。分频器电路直接决定了频率源的输出频段，如何提高分频器的频率覆盖范围成了目前研究
电子元件与材料 2022年3期2022-04-01
- 应用于有源相控阵的锁相环分频器设计
的本地振荡器。分频器作为PLL系统中功耗最大的模块,本文进行了特殊设计,以降低分频器链的功耗,并完成了分频器链的版图设计。1 PLL环路设计在电荷泵PLL电路[5]中,鉴频鉴相器(phase frequency detector,PFD)通过对比参考信号和分频器输出信号的频率相位差,使电荷泵(charge pump,CP)上拉或者下拉,经过环路滤波器(loop filter,LF)给压控振荡器(voltage controlled oscillator,V
合肥工业大学学报（自然科学版） 2022年2期2022-03-05
- 一种应用于高速锁相环的宽锁定范围注入锁定分频器
300072)分频器是毫米波锁相环电路中的核心模块之一，常用于压控振荡器输出信号的分频，可与参考信号比较完成锁相，最终使锁相环电路产生稳定的本振信号[1]。相较于电流模逻辑静态分频器与密勒分频器，注入锁定分频器具有工作频率高、功耗低的优势，更适于作为锁相环系统中的第一级分频器[2]。为了避免工艺偏差造成的影响，并满足毫米波通信系统对宽带或多带工作的需求，注入锁定分频器应在保证功耗较低、面积较小的同时，达到更宽的锁定范围[3]。目前，已有多种扩展锁定范围的技
重庆大学学报 2021年11期2021-12-21
- 一种集成4/5 和8/9 的异步预分频器设计
。在锁相环中,分频器和压控振荡器是核心模块,分频器位于锁相环反馈支路上,直接接收来自压控振荡器的信号,工作在频率综合器中的最高频率,其工作速度、工作频率和功耗决定了整个频率综合器的性能[3]。因此,研究和设计一种高频率、低功耗、面积小的双模预分频器有着重要的意义和价值[4]。双模预分频器以D 触发器为基本组成单元,近年来为了提高D 触发器的性能,不断涌现出各种类型的触发器电路结构。文献[4]采用MOS 电流模逻辑电路,设计了一个二分频器和一个四分频器,其中
电子元件与材料 2021年11期2021-12-07
- 一种分频降噪技术研究
，微波振荡器和分频器是关键部分。受技术、材料、环境等各方面的制约，相位噪声的优化速度较漫长。而对于梳状谱发生器或者可再生分频器的研究相当于是另辟蹊径，打开低噪的另一扇门。1 分频技术的原理图1 是再生式分频器原理框图，混频器本振fin、射频fin/2，中频输出fin/2和3fin/2。带通滤波器对fin/2信号导通，放大器对fin/2信号放大，带阻滤波器对3fin/2信号截止。调整移相器可改变环路相位条件；另外还有功分器一路输出一路反馈。当环路增益和相位满
科学与信息化 2021年22期2021-09-02
- 北斗三号射频芯片中Σ-Δ调制器电路设计
相环反馈部分的分频器影响，而小数分频器的使用，会出现小数杂散，降低电路性能。所以，本文研究设计加入Σ-Δ调制器，以解决小数杂散，但加入调制器后，不仅会产生结构寄生，还会使调制器的输出频谱噪声变高，因此有必要设计加入成型处理的抖动电路，解决调制器产生的结构寄生及输出频谱噪声变高的问题。1 小数分频器原理1.1 锁相环基本原理传统锁相环是由鉴频鉴相器（phase frequency detector,PFD）、电荷泵（charge pump,CP）、环路滤波器
导航定位学报 2021年3期2021-06-19
- 激光测距仪激光发射及回波接收系统设计
包括了锁相环、分频器、信号整形与放大电路、弱信号检测滤波与放大电路、混频器等方面的设计。关键词： 激光测距;相位;锁相环;混频器;分频器。一、激光发射部分设计激光发射部分，包括激光器、激光调制信号（1.5MHz 和 15MHz 两路信号）的产生、激光信号的产生和调制发射部分三个模块。1.激光器的选择本系统采用的激光源选用半导体激光器HLD980。虽然半导体激光器光束发散角较大，输出功率不高，但它具有体积小、寿命长、响应速度快、功耗最低、使用最方便的一种激光
中国应急管理科学 2021年9期2021-03-16
- 基于100 MHz 晶体振荡器的再生二分频低相位噪声点频源研究*
模拟方式实现的分频器电路鲜有报导，Driscoll 给出了一种基于变容二极管结构的参量二分频器电路[11]，将40 MHz 的信号分频到20 MHz，这种电路对信号的噪底恶化比较严重。数字式分频往往受限于器件的噪底，比如基于数字逻辑器件，D 触发器构成的二分频电路，其噪底只有-160 dBc 左右[13-14]。因此，为了解决上述问题，本文提出一种基于再生模拟分频技术的低相噪低频信号产生方法。1 相位噪声模型1.1 晶体振荡器的相位噪声模型晶体振荡器可以看
电子器件 2021年6期2021-03-11
- 基于相位内插的小数分频器
法通过改变整数分频器瞬时分频模，求平均得到平均分频比的小数分频器，不仅增大量化噪声，而且需额外增加校准电路[3]。基于相位内插的小数分频器则不同，能通过改变整数分频器的输入信号相位直接实现小数分频。若相位内插器为Nbit，抖动仅在整数的1/2N之间施加，产生的量化噪声功率比传统方案低，通过增加N的比特数能实现更高的移相精度和更小的带内相位噪声[4]。现有的移相器设计精度最高为7 bit，进一步提高精度则会增加电路设计的复杂度、恶化线性度等[5]。为此，本文
杭州电子科技大学学报(自然科学版) 2020年4期2020-09-18
- 关于通信电子线路中EDA技术的运用
子线路方面，在分频器设计方面都有着比较广泛的应用。EDA技术的出现时间较短，但是毋庸置疑，在未来科技的发展过程中，EDA技术将会占据很重要的地位，因为计算机已经成为当今世界的主流，在我们生活中的各行各业都必须使用计算机。但是随着计算机的发展，EDA技术肯定会得到改善和提高，因为计算机的发展离不开EDA技术的发展，EDA技术可以有效地促进计算机的发展。。计算机的发展也可以促进EDA技术的发展，使EDA技术的发展不受限制，EDA技术和计算机技术相互发展，成为未
数码世界 2019年3期2019-12-02
- 一种面向高精度锁相环的小数分频器设计*
对偶式的2/3分频器搭建可以实现等占空比的多模可编程分频器，来实现2～2-1的任意整数分频，再通过改进的MASH2-1-1的∑-△调制器实现信号更高精度的小数分频的输出，此外在∑-△调制器的设计上本文还利用伪随机序列发生器，在保证精度的情况下给∑-△调制器加上一定的抖动，从而优化整体电路的噪声搬移性能。关键词：小数分频器;多模分频器;MASH 2-1-1结构∑-△调制器;伪随机序列发生器中图分类号：TN772文献标志码：A1小数分频器的电路结构1.1整体结
甘肃科技纵横 2019年12期2019-09-10
- 应用Verilog HDL设计等占空比奇数分频器
，经常需要使用分频器对某个给定频率的时钟信号进行分频操作，得到所需频率的时钟信号。根据设计需要，会遇到偶数分频、奇数分频等。在某些设计中，系统不仅对频率有要求，而且对占空比也有严格的要求[1]。对于偶数分频器及非等占空比的奇数分频器，实现较为简单，但对等占空比的奇数分频器的实现较为困难[2]，这是因为计数器为奇数，前半个和后半个周期所包含的不是整数个输入时钟脉冲的周期[3]。本文以等占空比的七分频器的设计为例，使用Verilog HDL（Hardware
安庆师范大学学报(自然科学版) 2018年4期2018-12-28
- 基于MOS电流模逻辑的4/5双模前置分频器设计
频率综合器中，分频器位于反馈回路上，其工作速度决定了锁相环输出时钟信号的最高频率[3]，其功耗是整个锁相环功耗的来源之一。为了满足高频通信的要求，提高双模前置分频器的速度以及降低功耗成为首要问题。因此，研究和设计一个高速、低功耗、低相位噪声的双模前置分频器，对锁相环频率综合器及其功能的实现有着重要的意义和价值[4-5]。双模前置分频器以D触发器为基本单元。近年来，为了D触发器的性能，出现过许多不同类型结构的D触发器，每种结构都有各自的优缺点。本文采用MOS
电子科技 2018年5期2018-05-23
- 试论无线通信用频率合成器的研究与设计
入相应的可编程分频器实现的，这种合成器所产生的频率信号无论是在精度上还是在稳定度上，与基准信号都是相同的。频率合成器由很多种类型，大体上可以分为三种类型，分为整数、小数、多环三种类型的频率合成器。这里主要介绍整数频率合成器，这种频率合成器在环路进行锁定时，鉴相器产生的两种输入信号其频率是相等的，可以通过公式fout=Nfref来表示，公式中的N表示的是参考频率的倍数，要想使输出信号的频率得到改变，可以通过改变N值的方式便可以实现。2.1.2 小数频率合成器
数字通信世界 2018年10期2018-03-21
- 家用音响中二阶三分频功率分频器的设计与制作
二阶三分频功率分频器的设计与制作杨世明 肖韩凤 重庆水利电力职业技术学院音箱分频器在音响系统中有着重要的作用，由于分频器放置于音箱的箱体中，很多生产厂家为了节约成本，往往不注重分频器的品质，由此形成制约音响系统的瓶颈，针对这种情况，本文探讨了如何自制分频器来替换原本不是很满意的产品。分频器 参数 确定 制作在家用音响系统中，要想还原出清晰、逼真、令人陶醉的声音，在选择音响器材时，从音源，连线、功放一直到音箱都要精挑细选，合理搭配，即使这样，有时买回的音响还
数码世界 2017年12期2018-01-03
- 三分频音箱的研制
论是哪种音箱，分频器都是它们的核心。我们小组研制的三分频音箱则是以三分频分频器为核心的音箱，它能够将音频分为高音、中音和低音，从而帮助我们更为清晰、直观的欣赏音乐。【关键词】音箱 扬声器 分频器现在市面上有着各种各样的音箱，无论是家里还是办公室，三分频音箱都能够让消费者更愉快、更方便、更真实的欣赏和享受音乐。1 音箱的分类1.1 按用途分有源音箱、落地式音箱、书架式音箱、环绕音箱、监听音箱。1.2 按工作频率分超低音音箱、多分频音箱、2分频音箱、3分频音箱
电子技术与软件工程 2017年12期2017-07-05
- 二分频音箱的设计制作
们生活中常见的分频器了，在这里我们就利用两分频器的工作原理来制作两分频的音响。【关键词】扬声器 二分频器1 音响的基本组成1.1 设计所需要的材料产品制作的材料来自于电子厂家，共五件，喇叭3寸低音喇叭与2寸高音喇叭、分频器、箱体、接线盒、音响倒箱管等都是所需元器件。1.2 箱体的介绍及其作用1.2.1 箱体介绍箱体就是音响的整个外观以及音响的框架，良好的结构外观有这几种，它们是书架式、落地式、垂直和水平。而盒体的内部结构又分为密闭式、倒相、带通、空纸盆式、
电子技术与软件工程 2017年12期2017-07-05
- 一种利用数字微波分频器实现分数倍频的方法
种利用数字微波分频器实现分数倍频的方法贵州航天计量测试技术研究所 许友坤 杜 勇频率合成技术中常需要对输入信号进行分数倍频。本文提供了一种利用数字微波分频器实现对输入信号分数倍频的方法，相比于传统的设计方法，该方法更为简洁，不仅减少了元器件的使用量，降低了功耗，而且使电路更加小型化。该技术在相关产品设计中已得到了应用，在低功耗、小型化频率合成产品中具有较高的实用价值。频率合成；分数倍频；数字微波分频器一、引言频率合成器被称为电子系统的“心脏”[1]，广泛应
电子世界 2017年11期2017-06-29
- 基于GaAs HBT工艺的动态分频器的研究与设计
BT工艺的动态分频器的研究与设计梁方建1，闫广涛1，卢 震2（1.国网商丘供电公司 河南 商丘476000；2.天津大学 天津300072）针对静态分频器工作频率越高功耗越大的问题，本文采用GaAs HBT工艺研究设计了高性能动态分频器。通过对动态分频器结构进行研究，采用有源负载代替传统的电阻负载，提高了分频器工作的频率。同时对动态分频器进行电路设计，并对其进行仿真，得出其分频范围为9～15 GHz，具有良好的输入灵活度，功耗仅为130.26mW，满足设计
电子设计工程 2017年9期2017-05-13
- 一种SATA III的Sigma-Delta小数分频扩频时钟产生器设计
生器克服了整数分频器扩频时钟产生器的缺点，较好地满足了SATA III的要求。扩频时钟产生器；Sigma-Delta；SATA III；小数分频0 引言近年来，随着芯片的工作速度越来越快，数据率也达到了Gbits/s，由此造成了信号路径中的电压和电流的高次谐波引入的电磁干扰问题愈发严重。作为高速接口电路中的主要的噪声源，必须采取各种方法降低电磁干扰。传统的方法主要是通过切断或者减小电磁干扰的辐射量，但是这种方法高昂的成本不适合深亚微米电路。基于频率调制技术
无线电工程 2017年1期2017-02-23
- 一种基于Verilog代码的任意分数分频器的设计*
代码的任意分数分频器的设计*任青莲1，李东红1，2(1.太原科技大学 电子信息工程学院，山西 太原 030024；2.太原科技大学 华科学院，山西 太原 030024)分频器是数字系统设计中最常见的单元电路,对高稳定和准确的基准时钟源进行不同倍数的分频，以得到同样稳定和准确的信号，为各模块提供所需的时钟频率。介绍了一种分数分频器的实现方法，该分频器能对时钟源信号进行任意分数或小数倍分频，给出了该方法的设计原理及实现的Verilog代码，并利用Quartus
山西电子技术 2016年5期2016-11-30
- 基于FPGA的分频器的设计与实现
基于FPGA的分频器的设计与实现周庆芳（曲靖师范学院教育技术研究所，云南曲靖 655011）摘要：在数字逻辑电路设计中，分频器通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现采用标准的计数器，也可采用可编程逻辑器件实现。有时，时钟源与所需的频率不成整数倍关系可采用小数分频器进行分频。本文在模拟设计频率计脉冲信号时，使用半整数分频器设计电路，且利用VHDL硬件描述语言和原理图输入方式，通过Quartus II以及EPM240T100C5型F
学周刊 2016年25期2016-07-20
- 用于GSM接收机的可编程分频器设计
接收机的可编程分频器设计陈勖1， 房丽娜1， 何春舅2（1. 深圳信息职业技术学院软件学院，广东 深圳 518172； 2. 北京大学深圳研究生院信息工程学院，广东 深圳 518055）摘 要：可编程分频器是锁相环频率合成器中常见的电路之一。本文介绍了一种应用于GSM接收机频率合成器中的可编程分频器。整个电路由基于改进的单真相结构实现的4/5双模预分频电路和基于静态逻辑单元实现的可编程低速分频器组成，有效地降低了电路功耗，同时采用Σ-Δ调制技术来消除小数杂
深圳信息职业技术学院学报 2016年1期2016-07-09
- 基于FPGA的分频器的设计与实现
辑电路设计中，分频器通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现采用标准的计数器，也可采用可编程逻辑器件实现。有时，时钟源与所需的频率不成整数倍关系可采用小数分频器进行分频。本文在模拟设计频率计脉冲信号时，使用半整数分频器设计电路，且利用VHDL硬件描述语言和原理图输入方式，通过Quartus II以及EPM240T100C5型FPGA方便地完成了半整数分频器电路的设计。关键词：FPGA；QUARTUSⅡ；VHDL语言；分频器中图分类
学周刊 2016年9期2016-06-12
- 一种实用数字频率计的实现方法
换；高频电源；分频器一、原理分析本文的基本思想是将被测脉冲信号转换为电压信号，找到频率与电压间的线性关系，最后通过测量电压来实现测量频率的目的。在选择频率电压转换芯片（VFC）时发现，工作频率超过200kHz的频率电压转换芯片，如VFC320、AD650等，其内部集成的功能多，精度高，但成本也相对较高。本文选择成本较低的LM331芯片配合双D触发器来设计，其原理框图见图1所示。由于LM331的工作频率只能达到100kHz，需要先对被测信号（最高频率200k
海峡科技与产业 2016年4期2016-04-17
- 一种用于高速锁相环的整数分频器设计
芯片中［1］。分频器是高速、宽带、低功耗倍频锁相环的关键模块，其工作速度决定了倍频锁相环输出时钟信号的最高频率［2］。宽输入/输出频率范围的锁相环需要宽分频比的高速可编程分频器［3］。随着CMOS深亚微米技术的发展，逻辑门的延迟越来越短，分频器可采用全数字逻辑门电路来实现，数字逻辑门仅在信号翻转期间才消耗一定的功耗。文献［4～5］采用真单相时钟(True Single Phase Clock，TSPC)结构进行分频，提高了分频器的工作频率，但采用TSPC结
电子科技 2015年6期2015-12-18
- 任意数值分频器的FPGA实现
格的要求。整数分频器的实现比较简单，可以采用标准的计数器或可编程逻辑器件得以设计实现。但0.5倍整数分频和等占空比的奇数分频实现起来就比较困难 ，小数分频和分数分频就更加困难难[2]。计数器构成的分频器，大多只能实现整数分频，或者只能实现半整数分频和奇数分频。而实现小数分频的多数是专用分频器，针对这一问题，本人首先设计了各种数值的分频器，然后增加一个控制模块，用拨码开关选择分频类型，即由拨码的二进制数确定是偶数分频、奇数分频、小数分频还是分数分频。各种数值
电子设计工程 2015年22期2015-08-10
- 任意分频器的DDS实现方法
合成技术的任意分频器，实现频率准确率高，占宽比准确的多个标准频率源同时产生的新技术。2 传统分频器原理2.1 传统分频基本原理所谓分频，就是把一个晶振或参考源信号的频率变成成倍数地低于输入频率的输出信号，如图1所示。图1 传统分频器原理传统分频器的基本原理:首先对计数器进行复位和置位操作，对于不同的输出频率其置位的值不同。公式如下:式(1)中:fIN为参考频率源，fOUT为分频输出，N为计数器权值。fIN为参考频率源为晶振或外部时钟设备;为计数器权值是通过
绿色科技 2015年9期2015-04-23
- 超低抖动时钟分配解决方案整合了EZSync 多芯片同步
每个都有自己的分频器和相位延迟。 凭借在12 kHz 至20 MHz 带宽内不到20fsRMS 的附加抖动，LTC6954 在对输入时钟进行分频和分配的同时，可最大限度减少了引入的噪声。 这使LTC6954 能够提供抖动很低的时钟，在驱动高分辨率数据转换器时，必须用这样的时钟才能实现最佳信噪比（SNR）。 例如，在对RF 或高IF 高频模拟信号等进行数字化时时，低抖动ADC 时钟尤其重要，这使LTC6954 成为这类系统中的理想时钟解决方案。LTC6954
电子设计工程 2015年24期2015-03-25
- 基于0.18 μm CMOS工艺的ZigBee分频器设计
的ZigBee分频器设计蒋雪琴（四川信息职业技术学院，四川广元628017）为了降低ZigBee分频器的能量消耗，提出一种适用于2.45 GHz频率的超低功率COMS分频器，可以用于2.45 GHz整数分频锁相环频率合成器中，适用于ZigBee标准网络。提出的分频器在吞脉冲分频器的基础上，通过一个简单的数字电路取代吞咽计数器，从而降低了功率消耗和设计复杂性。该分频器的模量可以在481～496之间调整。所有的电路设计都基于0.16 μm的TSMC CMOS技
现代电子技术 2015年23期2015-03-06
- 巴特沃斯滤波器在高保真音响系统中的应用
频信号都要通过分频器分为高低不同的成分，分别送到不同频带的扬声器去还原。分频器有后级功率分频和前级电子分频之区别。功率分频因为成本低，效果好而被人们广泛接受。电子分频虽然成本高，但因其音质更佳也有一定的市场。目前，解决前级电子2分频、3分频电路的幅频特性、相频特性的问题，发烧友们在打造音响系统时各有其道，但真正经过细化研究、可以照章索取的资料好像很是有限。1 巴特沃斯高、低音2阶2分频器前级电子分频电路不仅要把音乐信号从幅度上分为高、低两个频段，而且要保证
电子设计工程 2015年5期2015-01-25
- 一种基于Verilog的任意整数分频器实现方法＊
言1 任意整数分频器的实现框架Verilog HDL是电子设计的主流硬件描述语言之一（另一个是VHDL），采用硬件描述语言完成电路设计是当前数字电路设计的主流方法.Quartus II是Altera公司的综合性PLD／FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入形式［1］.Modelsim是MENTOR公司推出的业界最优秀的HDL语言仿
广西民族大学学报(自然科学版) 2015年4期2015-01-15
- 16.8GHz 4分频器芯片设计
GHz 1：4分频器是由两个1：2分频器构成，1：2分频器采用单时钟动态负载锁存器结构。由于它们工作在不同的速率上，虽然结构相同，但参数配置不同，分别以高速和低功耗为优化目标进行电路设计。仿真结果和流片测试结果均表明在该芯片在16.8GHz下可以实现4分频功能。【关键词】4分频器；高频传输；芯片设计一、引言分频器广泛应用于光纤通信、无线通信、测试系统等各种电路与系统中。在光纤通信系统中，欲将高速数据分接成多路低速数据是由分接器来实完成的，而分接器中必需由分
电子世界 2014年12期2014-10-21
- 一种任意比率电子齿轮分频器的实现方法
意比率电子齿轮分频器的实现方法申建广1,陶涛1,2,梅雪松1,2,许睦旬1,刘善慧1,彭志会1(1.西安交通大学机械工程学院, 710049, 西安; 2.西安交通大学机械制造系统工程国家重点实验室, 710049, 西安)针对滚齿机数控系统电子齿轮箱的设计要求,提出了一种根据现场可编程门阵列和Bresenham算法的任意比率电子齿轮分频器的实现方法。该方法的实现原理是将计算机图形学上描绘由两点所决定的直线的算法应用到电子齿轮的脉冲频率分频上,采用硬件描述
西安交通大学学报 2014年1期2014-08-07
- DRM/DAB/AM/FM频率综合器中吞吐脉冲分频器的设计
合器中吞吐脉冲分频器的设计雷雪梅1，2，王志功1，沈连丰1，王科平3(1.东南大学信息科学与工程学院，210096 南京;2.内蒙古大学电子信息工程学院，010010 呼和浩特;3.华盛顿大学电子电气工程学院，98195 西雅图)为使DRM/DAB/AM/FM频率综合器具有良好性能，本文设计了一种高速大分频比低功耗吞吐脉冲分频器.此吞吐脉冲分频器由32/33双模预分频器(dual-modulus prescaler，DMP)、5位吞吐计数器和11位可编程分
哈尔滨工业大学学报 2014年3期2014-06-06
- Mike Park的巨浪：讨厌邻居终结者
4 要采用外置分频器设定，这有什么样的好处呢？Mike Park：从技术角度来说，外置电子分频方式无疑是目前最佳的音频解决方案。在要求比较高的专业音响领域也基本都使用这种方法。与传统的被动式分频器相比，外置电子分频由于采用了数字处理器，调试工程师可以根据扬声器所处的实际声学环境调整分频器的各项参数，控制各个单元的指向性，以达到最佳的音响效果。而传统的被动式分频器则无法更改参数。另外，电子分频的方式在分频点的衔接也比传统被动式分频器更平滑。但是，外置电子分频
数字家庭 2014年4期2014-06-05
- 用Verilog语言设计任意次ASIC分频器
能[1-2]。分频器是FPGA设计中使用频率非常高的基本单元之一。它是将较高频率通过分频得到较低频率的一种单元电路。尽管目前在大部分设计中还广泛使用集成锁相环 (如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计[3]，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍是不错的选择。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的，具有成本低、可编程等优点[4]。
商洛学院学报 2013年2期2013-11-19
- Health professionals’ perspective on the impact of community health care reform in different regions of China
CO以及数字N分频器，图2为PLL合成频率源的相位噪声模型。其中，Kd为鉴相器的增益，Kv为压控灵敏度，θnr,θnd,θnv,θnn,θno分别为参考信号源、鉴相器、VCO、数字N分频器和PLL合成频率源输出信号的相位噪声。MethodMedical students and community health service personnel were selected as investigators to collect data from the
- 一种占空比可调的新型整数半整数分频器设计
辑电路设计中，分频器是一种重要的电路组成部分。分频通常包含整数分频和小数分频，但一些电路中并不只包含一种频率或一种占空比的时钟，如超高频RFID 的国 际标 准 ISO/IEC 18000—6C［2］和 EPCglobal Class1 Gen2［3］中，规定RFID标签的反向散射频率在40～640 kHz范围内变化，这就要求标签可以根据输入控制实时产生特定频率的编码时钟。在一些高频电源开关控制中也对多种占空比提出了要求。任意数分频电路可由模数混合方式实现
电视技术 2013年13期2013-08-13
- 基于PE3236的频率合成器设计
和压控振荡器经分频器后输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号倍频的关系。PLL具有底相噪、杂散抑制高、体积小、重量轻、成本低、易集成、易生产等特点，因此具有广阔应用前景。2.PE3236的特点PLL器件使用Peregrine公司的PE3236，PE3236由10/11双模前置分频器、÷R参考分频器、÷N程序分频器、鉴相器以及逻辑控制电路组成，PE3236内部原理框图如图1所示[2]。PE3236采用吞脉冲技术，在
科学时代·上半月 2013年5期2013-07-02
- 行业聚焦
的时钟缓冲器和分频器全球领先的高性能信号处理解决方案供应商Analog Devices，Inc.(NASDAQ:ADI)最近发布了一款时钟缓冲器和分频器IC(集成电路)AD9508，该电路结合了高速、极低抖动(12 kHz～20 MHz频段为 41 fs)及可选分频功能。该1.65 GHz时钟缓冲器设计用于要求具有最佳SNR(信噪比)性能的超高速数据转换的通信、仪器仪表、防务和航空航天设备。该器件包括4个带总线可编程分频(最大整数为1 024)和相位延迟的
电子技术应用 2013年3期2013-03-26
- 一种新型delta-sigma小数分频器的FPGA实现
GA实现小数N分频器是通过周期性地改变分频比使平均分频比为N+F/M，其中，F为数字量化后的分频比小数部分，M为n比特累加器的最大值2n。小数分频器的输入输出频率关系为fvco=N.F×fREF，其小数分频锁相环结构方框图如图6所示。图6 delta-sigma结构的小数分频锁相环图6中虚线框内的结构即为需用FPGA实现的delta-sigma小数分频部分，该部分可分为delta-sigma调制模块和整数分频模块两个模块设计。△-∑调制模块采用小数分频后的
网络安全与数据管理 2013年5期2013-02-21
- 基于ADF4156与ADF5001的微波本振源设计
技术结合RF预分频器实现微波本振源。1 工作原理本文所述微波本振源是由通过PLL频率合成器（包含低噪声数字鉴频鉴相器(PFD)、精密电荷泵和可编程参考分频器组成）、环路滤波器，压控振荡器、RF外部预分频器和高稳定度参考时钟五部分形成锁相环电路来实现的，其原理框图如图1所示。图1 锁相环原理框图频率合成器在锁相环（PLL）中工作，鉴频鉴相器（PFD）将反馈频率与参考时钟基准频率的某一分频形式相比较。PFD的输出电流脉冲经过滤波和积分，产生一个电压。此电压驱动
制造业自动化 2012年11期2012-07-04
- 超低噪声和杂散、350～6 GHz、整数 N PLL/合成器抑制系统噪声
一个内置的输出分频器，可从1到 6编程，以将调谐频率覆盖范围扩展为低至 350 MHz。LTC6945包括低噪声基准缓冲器、基准分频器、具锁相指示器的相位-频率检测器（PFD)、超低噪声可编程充电泵和整数反馈分频器，以实现噪声非常低的PLL工作。内置的SPI兼容双向串行端口允许频率调谐和控制，并回读寄存器和环路状态信息。LTC6945的低相位噪声和低杂散能力增强了所有类型的 RF和无线设备之性能，包括支持 LTE、W-CDMA、UMTS、CDMA、多载波G
电子设计工程 2012年1期2012-03-30
- 锁相环设计中的功率分配与分频器配置方法
、环路滤波器和分频器组成，是一个数字控制型的模拟电路结构［3］。在电路设计中必然会涉及到模拟电路的阻抗匹配、功率传输与分配、滤波等问题，以及数字分频器的配置问题。本文针对该应用目的，对工程设计中遇到的关键技术问题进行研究。晶体振荡器为锁相环提供参考频率，较强的参考频率信号强度会带来较好的相位噪声性能。因此，晶体振荡器的输出功率应尽最大可能地提供给锁相环的参考频率输入端。然而，锁相环参考频率输入端的纯容性输入阻抗对最大功率传输，以及满足晶体振荡器正常工作条件
电视技术 2012年13期2012-01-31
- 应用于频率综合器的多模分频器设计
位噪声等指标。分频器是频率综合器的重要组成部分，基于吞脉冲计数器的结构是目前广泛使用的分频器结构［1］。分频器的实现方式主要有真单相钟控电路和源耦合结构两种。真单相钟控电路技术采用动态CMOS技术，具有管子少、电路结构简单和功耗低等优点，但在低电源电压下这种结构无法操作在较高频率［2］。源耦合技术具有低摆幅，高速度，低噪声，抗干扰能力强等优点，是一种基于差分结构的逻辑电路［3］。本文采用源耦合结构和标准数字逻辑单元等设计了一种可应用于整数或分数频率综合器的
杭州电子科技大学学报(自然科学版) 2011年6期2011-09-04
- 锁相环小数N分频频率综合器中的Sigma-delta调制器设计
ef与锁相环内分频器输出频率Fd进行相位和频率的比较。只要Fref与Fd之间有频差和相位差，鉴频鉴相器就根据该差值输出脉冲信号直接作用于电荷泵。2）电荷泵（CP）根据前级PFD的输出脉冲信号，控制后级的环路滤波器（Loop Filter，LPF）进行充电或者放电，以改变输出电压Vc的值。3）Vc控制压控振荡器（Voltage Controlled Oscillator，VCO）的输出频率FVCO，使得FVCO经N/N+1双模分频器分频后的输出信号Fd的频率
电视技术 2011年17期2011-06-07
- 基于FPGA的语音存储与回放系统
2 各部分介绍分频器1，用来产生存储器所需要的存储时钟；分频器2，用来产生AD芯片所需要的采样时钟。根据数模转换电路ADC0809的功能实现以及各管脚的具体作用，我们可以对ADC0809进行控制，以实现其数模转换的作用。AD0809的采样工作时序如图3所示，我们可以根据该时序，画出控制器的时序转换图，如图4所示。我们用状态机的思想设计该控制器。以下是部分代码。其实现的电路封装后的形式如图2的最下面的芯片。图3 AD0809采样时序图4 ADC0809采样状
电子世界 2011年9期2011-04-27
- 凌力尔特推出具集成型VCO的整数N频率合成器
有一个内置输出分频器(可编程分级从1～6),用于将频率覆盖范围扩展到低至373 MHz。该器件系列集成了一个低噪声5.7 GHz锁相环(PLL),包括一个基准分频器、具锁相指示器的相位-频率检测器(PFD)、超低噪声充电泵和整数反馈分频器以实现非常低噪声的PLL操作。PLL电路紧密耦合至一个低噪声VCO和内部自校准电路以确保最优的VCO谐振器调谐,从而获得最佳的相位噪声性能。VCO无需外部组件。片内SPI兼容型双向串行端口可提供频率调谐和控制,以及寄存器和
单片机与嵌入式系统应用 2011年11期2011-04-01
- AD9520高速时钟发生器在5 Gs/s数据采集系统中的应用
1个参考时钟R分频器，1个整数N分频器、1个VCO可编程驱动器、可调延迟线和均分为4组的12个LVPECL输出，当输出频率低于250 MHz时，1个LVPECL可当作2个CMOS输出。AD9520系列的每款芯片均可配合频率高达2.4 GHz的外部VCO使用，内部VCO频率范围为2.27～2.65 GHz，工作频率可高达VCO最大频率，且每组LVPECL输出幅度可调2倍。AD9520可选择内部VCO或者CLK作为要分配的时钟信号源，当内部VCO被选为源，则必
电子设计工程 2011年16期2011-03-28
- 基于FPGA同步电路的实现
步窄脉冲序列与分频器输出脉冲进行鉴相，分频比为m，若分频后的脉冲相位超前于窄脉冲序列，则在“1”端有输出，并通过控制器将加到分频器的脉冲序列扣除一个脉冲，使分频后的脉冲相位退后；若分频后的脉冲相位滞后窄脉冲序列，则在“2”端有输出，并通过控制器将加到分频器的脉冲序列附加一个脉冲，使分频后的脉冲相位提前。直到鉴相器的“1”、“2”端无输出，此时环路锁定。输出端就得到了该输入信码的位同步信号。2.2 电路实现基于FPGA的锁相环位同步提取电路的实现如图2所示，
电子产品可靠性与环境试验 2011年1期2011-02-04
- 吞除脉冲式数字锁相频率合成器的设计
2芯片配合外置分频器MC12018构成吞除脉冲式数字锁相频率合成器电路的设计方法.吞除脉冲；频率合成器；锁相环；MC145152-20 引言频率合成器是现代通信设备的重要组成部分，频率合成技术是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率.为保证足够小的信道间隔和比较高的工作频率，可采用先进的吞除脉冲式数字锁相频率合成器.所谓“吞除脉冲”技术，就是采用高速双模前置分频器，根据模式控制电平的高低，来控制它的分频比为P或P＋
太原师范学院学报(自然科学版) 2011年3期2011-01-09
- 一种数字钟的设计
低频脉冲信号的分频器电路，即频率为1Hz的“秒脉冲”信号。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，这就需要分别设计60进制和24进制的计数器（或12进制的计数器，并发出驱动AM、PM的标志信号）。各计数器输出的信号经译码器/驱动器送到数字显示器对应的笔划段，使得 “时”、“分”、“秒”得以数字显示。数字钟的结构框图如图1所示。图1 数字钟结构框图2 振荡器的设计振荡器主要用来产生时间标准
电大理工 2010年2期2010-08-14
- 频率合成技术应用
运用锁相和数字分频器相结合的技术对信号频率进行四则运算，谐波分量是利用锁相环的窄带滤波器加以滤除的，由于它不采用传统的谐波发生器、倍频器等器件，从而使频率合成器结构简单，造价低，并且有良好的相位噪声特性，所以绝大多数频率合成器均采用间接式频率合成方案。间接式频率合成器的具体实现方案有很多，主要有混频锁相式、取样锁相式和数字分频锁相式三种。本文以802A型调频激励器为例分析数字分频锁相式频率合成技术在调频中的应用，频率合成技术在中短波中的应用与之类似。频率合
声屏世界 2010年8期2010-07-12
- 基于LMX2306的频率合成器设计
/9的双模前置分频器(以 P表示)、1个程序分频器(N)、1个参考分频器(R)和数字鉴相器(PD)，并自带锁相检测指示(Lock Detect)、电荷泵输出等。LMX2306本地参考基准时钟频率为5 MHz～40 MHz，最大鉴相频率为 10 MHz，射频输出工作频率为 25 MHz～550 MHz， 工作电源从 2.3 V～5.5 V。LMX2306的优势之一是能提供灵活的分频系数，可通过CPU接口实现对其不同的设置。其功能框图如图2所示。图2 LMX2
网络安全与数据管理 2010年19期2010-05-18
- 可调小数分频合成器曲
是如何突破数字分频器自身的限制,在实现小数分频的同时,又能实现分频比的可调节是本文探讨的内容。关键词锁相环小数分频累加器中图分类号:TN91文献标识码:A小数分频频率合成技术是20世纪70年代后期发展起来的一种新型合成技术。它能够协调高工作频率和小频率间隔之间的矛盾,并且具有输出噪声低,抑制寄生边带干扰能力强等优点,因而应用范围很广。例如在数字移动通信系统的设计过程中,经常采用跳频方法来提高通信系统的抗干扰、抗多径衰落能力。因而要求快速跳频系统中的超快速跳
科教导刊 2009年36期2009-07-05