级联型氮化镓HEMT器件UIS可靠性机理

钱 乐 李 胜 张 弛 刘斯扬 孙伟锋

(东南大学国家专用集成电路系统工程技术研究中心， 南京 210096)

氮化镓高电子迁移率晶体管(GaN HEMT)作为新型宽禁带半导体器件之一，具有导通电阻低、开关速度快和转换效率高等优点，更适合在高频电力电子系统中使用[1-2].增强型(E-mode)GaN HEMT由于其常关特性更符合实际应用的要求，从而受到了广泛关注与研究. 目前较为常用的2种增强型GaN HEMT分别为p-GaN栅结构HEMT和级联型GaN HEMT，并且均已在电力电子系统中得到应用[3].

当器件应用于带有感性负载的电路或者寄生电感较大的电路中时，会遭受非钳位感性负载开关(UIS)应力的影响，电感中存储的能量会在器件关断时对器件造成高压冲击. 对于传统硅基器件，若UIS应力造成的电压超过其体二极管的雪崩电压，体二极管会发生雪崩并将器件两端的电压钳位在一固定值，器件从而得到保护[4-6]. 而GaN HEMT结构由于缺少体二极管,不具有雪崩能力[7]，因此UIS应力会给器件带来较大的失效风险.

近几年，国内外一些研究人员对p-GaN栅结构HEMT的UIS特性展开相关研究，并取得了一些进展[8-10]. 而级联型GaN HEMT由于其内部结构较为复杂，内部节点情况难以分析，有关级联型GaN HEMT的UIS可靠性机理研究相对较少，且不够深入.

本文将通过实验和Silvaco计算机辅助设计(TCAD)软件仿真，研究级联型GaN HEMT的UIS可靠性机理.从器件内部节点出发分析器件在单脉冲UIS应力下的耐受机理以及失效机理，并根据电参数退化情况分析器件在重复UIS应力下的退化机理.

1 器件结构

本文选用Transphorm公司的650 V级联型 GaN HEMT (TPH3206PSB)为研究对象[11]. 级联型GaN HEMT由一个低压金属氧化物半导体场效应晶体管(LV-MOS)和一个耗尽型(D-mode)GaN HEMT级联构成，图1(a)为器件的等效原理图. 其中，D-mode GaN HEMT(D-HEMT)的剖面结构如图1(b)所示，主要包括Si衬底、缓冲层、GaN沟道层、AlGaN势垒层、栅氧层以及各电极.

2 测试方法

2.1 单脉冲UIS测试

为了研究级联型GaN HEMT在单脉冲UIS应力下的耐受能力及失效机理，将待测器件与感性负载L串联，L值选取为1 mH，器件的栅压(Vgs)设置为8 V/0 V，并固定电源电压(VDC)为50 V. 图2(a)显示了测试电路的原理图，栅驱动电路中的开电阻(Rg_on)与关电阻(Rg_off)均为50 Ω，所搭建的测试平台如图2(b)所示.图中，Vpulse为栅脉冲信号电压，C为滤波电容.测试中除了使用Transphorm

(a)级联型GaN HEMT等效原理图

(b)D-HEMT剖面结构图

公司的器件(器件1)之外，还通过PCB焊接的方式，将分立的650 V D-HEMT与分立的30 V/8 mΩ LV-MOS，配置成另一待测器件(器件2)，以探测内部节点的电压变化.

(a) 测试电路原理图

(b) 测试平台

级联型GaN HEMT的单脉冲UIS测试步骤如下：①对器件1进行单脉冲UIS失效测试. 通过增加器件的导通时间(ton)使器件逐步接近风险点，直至器件发生失效. ②使用器件2对失效机理进行详细分析与验证. 采用该方法，便于观测级联型GaN HEMT的内部节点情况，以便更好地分析单脉冲UIS应力下的失效机理.

2.2 重复UIS测试

为了研究级联型GaN HEMT在重复UIS应力下的退化情况，本文选用的重复应力条件为L=1 mH，VDC=50 V，Vgs=8 V/0 V，ton=6 μs. 整个应力过程在室温下进行，同时对器件的电参数进行监测，包括阈值(Vth)、导通电阻(Ron)和关态漏电流(Idss)等. 然后，结合器件的参数退化情况与仿真结果，分析器件在重复UIS应力下的退化机理.

3 实验结果与讨论

3.1 UIS耐受机理

图3为器件2在单脉冲UIS应力下的典型测试波形，其中ton=2.5 μs. 从图3(a)和(b)可以看到，电感存储的能量在器件关断时释放，对器件造成巨大的电压冲击. 图3(c)显示了器件内部节点的电压情况，随着器件漏端电压的不断上升，LV-MOS的体二极管发生持续雪崩. 由于雪崩的作用,LV-MOS的漏端电压固定在28 V左右(如图3

(a) 栅压

(b) D-HEMT漏压

(c) LV-MOS漏压

(c)中标号1所示). 在器件漏压下降的过程中,LV-MOS先结束持续雪崩，后出现标号2所示的电压钳位过程. 图3(d)显示出流过器件的电流情况:在器件开启时间内，电流逐渐增大；器件关闭后，在器件漏压上升的过程中，电流逐渐减小；当电压到达峰值开始下降时，器件内出现位移电流. 通过上述分析，可知在UIS应力过程中，由电感产生的高压几乎全部由器件中的D-HEMT承受.

3.2 单脉冲UIS条件下的器件失效机理分析

首先对器件1进行单脉冲UIS失效测试，失效器件的栅极与源极呈现短接状态. 对失效器件进行开盖分析，从图4(a)可以看到器件中的LV-MOS出现失效点，对其进行局部放大，如图4(b)所示. 由器件1的失效测试可得出，单脉冲UIS应力致使LV-MOS发生损坏，而器件中的D-HEMT并无明显损伤.

然后，使用器件2进行失效分析与验证. 当ton=14 μs时，器件2出现失效现象. 由图5(a)～(c)可知，器件关闭后漏压迅速上升，在到达峰值瞬间，器件发生失效.

由图5可知，器件关断后,D-HEMT承受电感产生的大部分高压(图5(d)显示最大值约为1 400 V),高压导致高电场的产生，由此引发逆压电效应[12]. 因此，D-HEMT器件的关态漏电增加，呈现出略微导通的状态. 此时，D-HEMT将不再承受高压，两端的电压将会迅速减小并转移到LV-MOS上. 从图5(d)可以看出，LV-MOS的漏端电压突然增大到70 V，远远超出该MOS的最大耐受电压30 V. 高压导致LV-MOS的损坏，从而致使级联型GaN HEMT发生失效.

对比上述2次实验，器件1中的失效位置得到验证.为了进一步分析级联型GaN HEMT的失效原因，本文使用TCAD仿真软件对D-HEMT器件进行仿真研究. 仿真所使用的器件模型中设有GaN缓冲层(1 μm)、GaN沟道层(0.3 μm)以及AlGaN势垒层(0.015 μm，Al的摩尔分数为0.23). 此外，源极与栅极间距Lsg为5 μm，栅极与漏极间距

(b) D-HEMT漏压

(c) 漏端电流

(d) 失效瞬时图

Lgd为28 μm. 并在仿真中加入以下主要物理模型:高场迁移率模型(GaNsat.n)、碰撞电离模型(selb)、俄歇复合模型(auger)、低场迁移率模型(albrct.n)、极化效应模型(ten.piezo)以及压电效应模型(calc.strain)等. 通过使用上述模型，以确保仿真结果与实际测试结果具有较好的拟合度.

图6为单脉冲UIS的仿真结果，图中显示出器件漏端电压达到峰值时的电场分布情况. 漏端出现的高电场引发逆压电效应，导致器件关态漏电增加,最终引起器件失效.

3.3 重复UIS条件下的电参数退化机理分析

研究器件在重复UIS应力下的退化机理时，需要设置合适的栅脉冲占空比，以保持器件壳温基本不变. 在保持单个栅脉冲信号周期为1 ms、栅脉

图6 仿真电场分布图

冲重复次数为10 000的条件下，调整栅信号占空比. 由图7(a)可知，当占空比小于1%时，器件壳温与室温基本一致. 据此，本文选用占空比为0.6%(ton=6 μs)的栅脉冲进行实验. 基于测试方法中的重复应力测试条件，对器件1进行测试，测试波形如图7(b)～(d)所示.

(a) 温度与占空比关系

(b) 栅压

(c) D-HEMT漏压

(d) 漏端电流

在重复UIS应力下，每隔一段时间对器件的基本电学参数进行一次测试，包括导通电阻、阈值、反向导通特性以及关态漏电. 由图8可知,器件的导通电阻(见图8(a))和反向导通特性(见图8(b))发生明显的退化现象. 其中，导通电阻随着UIS应力次数的增加，出现逐渐增大的趋势，反向导通特性也可以说明这一点. 由于在UIS应力过程中，D-HEMT器件承受绝大部分的高压应力,因此D-HEMT的势垒层中产生电子陷阱(以下简称陷阱). 陷阱会俘获沟道中的电子[13]，从而引起导通电阻的增大. 随着应力次数的增加,陷阱浓度变大，同时导通电阻呈现逐渐增大的趋势，这一点将在下文结合仿真进行验证.

(a) 导通电阻(Vgs=8 V)

(b) 反向导通特性(Vgs=0 V)

从图9可以看出，器件的阈值(见图9(a))和关态漏电(见图9(b))并没有发生明显退化. 这是由于级联型GaN HEMT的开关管为LV-MOS，因此器件的阈值特性以及关态漏电情况主要由LV-MOS决定. 而重复过程的高压应力主要由D-HEMT承受，因此LV-MOS保持了良好的阈值特性及漏电情况.

(a) 阈值(Vds=0.1 V)

(b) 关态漏电(Vgs=0 V)

最后，结合仿真对器件的退化原因进行分析与验证. 通过在D-HEMT的缓冲层与势垒层中分别加入不同浓度的陷阱，以得出发生退化的位置及程度. 对比发现，在缓冲层中加入陷阱对器件的导通电阻并无明显影响. 而在器件的势垒层中加入不同浓度的陷阱(见图10(a))，器件的导通电阻则发生不同程度的变化，如图10(b)所示. 据此，可以得出器件在重复UIS应力下其导通电阻的退化机理. 随着重复UIS应力次数的增加，器件势垒层中的陷阱逐渐增多，最终导致器件的导通电阻发生不断退化.

(a) 陷阱注入区域图

(b) 不同陷阱浓度下导通电阻的漂移曲线(Vgs=0 V)

根据上述研究结果，可以对器件结构进行优化设计. 考虑通过在器件漏端下方加入埋层的方法降低漏端电场，从而有效缓解器件在高压下出现大电场导致器件失效的情况. 同时，电子陷阱被激发的概率减少，器件的退化程度得到有效控制.

4 结论

1) 本文结合实验与仿真,研究了一款商用650 V级联型GaN HEMT在单脉冲UIS应力下的耐受机理、失效机理，以及在重复UIS应力下的退化机理. 研究表明，级联型GaN HEMT在耐受高压时，器件中的D-HEMT起关键作用.

2) 器件在单脉冲UIS应力下的失效点出现在LV-MOS上，而D-HEMT并无明显损坏. 这主要是由于单脉冲UIS应力产生的高电场导致D-HEMT漏电增加，引起LV-MOS两端的电压升高，最终使其损坏.

3) 根据实验现象与仿真结果，发现重复UIS应力导致器件的势垒层中产生陷阱，陷阱的积累引起相关电参数的退化. 该研究指出，UIS应力下器件失效点以及发生退化的具体位置，据此可以通过降低漏端电场的方法对器件的设计进行优化.