安卓版下载

乘法器

  • 基于符号补偿的RISC-V处理器乘法器优化
    SoC[5]。乘法器是处理器的运算核心，其运行速度影响了处理器的运行速度[9]。许多数字信号处理和机器学习应用需要进行大量乘法计算，其表现在很大程度上受到乘法器性能的限制。以卷积神经网络为例，超过90%的CNN计算为乘法累加计算[10]。因此面对嵌入式领域乘法算力需求较高的应用场景，研究开源指令集架构的RISC-V乘法器算力与功耗优化十分必要。乘法器主要包括三个阶段：操作数相乘产生部分积、部分积累加产生两个结果以及两个结果相加产生最终结果。目前整型乘法器的

    计算机测量与控制 2023年7期2023-08-03

  • 基于部分积概率分析的高精度低功耗近似浮点乘法器设计
    运算单元，浮点乘法器的复杂度高、硬件资源消耗大，在具有容错特性的浮点应用中使用近似浮点乘法器可以有效降低系统功耗。目前对近似浮点乘法器的研究工作主要是针对尾数乘法的近似设计。尾数乘法与定点乘法相似，可根据定点乘法器的近似思路对其进行设计。定点乘法器作为最基本的算术运算单元之一，相比于加法器等单元有着相对复杂的算法和结构，是近似电路的主要研究对象[7]。目前主流的乘法器设计包括部分积生成、部分积压缩以及最终求和部分。其中乘法器的功耗主要集中在前两部分，因此近

    电子与信息学报 2023年1期2023-02-18

  • 基于互补电阻开关的忆阻乘法器设计
    域。但关于忆阻乘法器的研究多数通过传统的部分乘积算法来实现，存在串行化进位比特问题，导致延时和面积开销增大。为解决该问题，本文提出一种弱进位依赖的忆阻乘法器，通过对乘法运算中的进位比特进行拆解，减弱计算过程中的进位依赖，使得加法操作并行化，最终实现在线性时间内的忆阻乘法器。利用互补电阻开关（Complementary Resistive Switch，CRS）的读出操作破坏所存储逻辑状态的特性，设计一种基于忆阻器的部分乘积运算方式，为实现忆阻乘法器奠定基础

    计算机工程 2023年1期2023-01-27

  • 一种基于中国剩余定理的高效乘法器设计
    提高。若能优化乘法器的结构，降低有限域乘法算法的开销，并均衡算法的时间复杂度和空间复杂度，对提高有限域乘法运算的运算速度至关重要。因此，设计高效的有限域乘法算法对有限域算术运算的广泛应用以及对提高密码学领域的实用性能都具有重要意义。有限域乘法器按每个时刻处理的比特数不同而分成：比特并行乘法器、比特串行乘法器和数字并行乘法器，其中比特并行乘法器在研究乘法器优化领域上应用范围最广[5]。根据乘法器的空间复杂度，比特并行乘法器分为三种类型，分别是平方级比特并行乘

    东莞理工学院学报 2022年5期2022-11-02

  • 低硬件成本256 点FFT 处理器的IP 核设计
    ［5］利用布斯乘法器与CSD（Canonic signal digit）常数乘法器混合方案减少其所设计的FFT 处理器的硬件成本；Wang 等［6］为了减少硬件成本，提出了一种2 乘法器和3 加法器流水线型蝶形单元用于处理FFT 处理器的实现；杨琳琳等［7］通过对蝶形单元结构的优化，减少乘法器的数目，从而达到减少FFT 处理器硬件成本的目的；孙晓锋等［8］提出了基于Turbo 结构的FFT 处理器实现方案来降低硬件开销。复数乘法器在FFT 处理器的设计中占

    数据采集与处理 2022年4期2022-08-13

  • 32 位RISC-V 处理器中乘法器的优化设计
    410114）乘法器作为处理器的重要组成部分，一般由部分积产生、部分积压缩和最终结果相加3 部分组成，乘法器的性能制约着处理器算术运算的整体性能[1]。“蜂鸟E203”是国内研发团队开发的面向嵌入式或物联网领域的低功耗开源RISC-V 处理器，它的乘法器采用基4 Booth 编码产生部分积，每个周期使用迭代加法器的方法压缩部分积，经过多个周期的迭代得到最终的乘积。部分积压缩使用迭代加法器的方法消耗的硬件资源少，但完成一次乘法操作的迭代周期数多，使得乘法器运

    电子设计工程 2022年6期2022-04-13

  • 一种新型高速低功耗可重构流水线乘法器设计
    号处理的核心，乘法器电路的设计直接影响了整个系统性能。文中提出了一种新型的高速低功耗电压可重构流水线乘法器，该乘法电路通过“流水”结构保证了高的运算速度，还根据输入信号的速率调整电源电压，在输入信号的速率较高时使用正常的电源电压，当输入信号速率较低时将电源电压调整为低电压，以保证高速信号正常处理，在处理低速信号时显著降低了功耗[1]，并以二进制无符号乘法为例对新型高速低功耗电压可重构流水线乘法器的设计理论及方法进行了阐述，对其速度和功耗等性能进行了Spic

    电子设计工程 2022年1期2022-01-08

  • 一种低开销的近似乘法器设计
    相比于加法器，乘法器的结构更加复杂，面积和功耗往往是同位宽加法器的数倍，因此近似乘法器对性能的优化更加可观.相比于精确乘法器，近似乘法器通过适当地放宽运算精度，简化或删除部分运算电路，不仅可以节省开销，并且能够优化电路中关键路径的延时，加快计算速度[7].对于一些处理过程本身就是不精确的应用来说，近似乘法器甚至可以对原有的不精确部分进行补偿，得到更好的处理结果.本文基于精确二进制乘法器，提出了操作数裁剪模块和低开销部分积累加算法，设计了一种新型近似乘法器.

    小型微型计算机系统 2021年12期2021-12-08

  • Sigma-Delta模数转换器的三级数字抽取滤波器设计
    CIC滤波器无乘法器，用于降采样可以有效降低滤波器面积，但是其有明显的带内衰减，需要加入有乘法器的补偿滤波器设计，又增加了部分面积[15]；有文章把CIC滤波器的补偿滤波器当作第二级，即CIC滤波器、FIR补偿滤波器、半带或FIR滤波器的三级结构，这种结构相比第一级为CIC滤波器加补偿FIR滤波器的结构来说，面积更小，但是阻带抑制不如之前的结构[16]；也有文章在设计中把FIR滤波器替换成无限脉冲响应数字滤波器(Infinite Impulse Respo

    电子与封装 2021年9期2021-10-13

  • 基于Karatsuba和Vedic算法的快速单精度浮点乘法器
    各种单精度浮点乘法器的改进方法[1-8]。文献[1]提出了基于Karatsuba算法[9-10]的改进设计，通过数学运算的公式变换，用加法器代替乘法器，相比于24 bit尾数直接相乘的单精度浮点乘法器的设计，该设计减少了3个乘法器，只使用了6个乘法器。但是乘法器的使用限制了单精度浮点乘法器运算速度的进一步提高。文献[2]提出了一种基于Vedic算法[3-4]的单精度浮点乘法器设计方法，该设计沿用了24 bit尾数直接相乘的设计思路，通过使用Vedic算法设

    电子科技大学学报 2021年3期2021-06-19

  • 锁相放大器测量弱声压信号
    射、运算放大、乘法器、低通滤波、移相器、示波器几个模块组成。与公司生产的锁相放大器相比，该实验自主设计的锁相放大器结构比较简单，省去了锁相环、滤波整形等非必需的模块，具有成本低廉的特点。关键词：锁相放大器;模块化;信号通道;乘法器;移相器;滤波器中图分类号：TP311        文献标识码：A文章编号：1009-3044（2021）34-0116-031 基本原理1.1信号测量原理锁相放大器是根据正弦函数的正交性原理工作的。其核心部分就是让一个频率为[

    电脑知识与技术 2021年34期2021-03-04

  • 集成模拟乘法器的调幅电路系统研究
    。2 集成模拟乘法器的调幅电路基本原理2.1 模拟乘法器的原理模拟乘法器的原理指的是对两个模拟信号(电压或电流)实现相乘功能的有缘非线性器件。它实际上是指两个本来毫无关系的信号通过模拟乘法器进行相乘运算，也就是输出信号与输入信号相乘的积成正比。模拟乘法器有两个输入端口，分别是X输入端口以及Y输入端口。模拟乘法器特有的两个输入信号的极性各有各的不同，模拟乘法器坐标平面利用的是X轴与Y轴，将平面直角坐标系分为四个象限，其中，当信号仅靠某个极性电压才可以进行工作

    微型电脑应用 2021年1期2021-01-28

  • 基于AD7609的石英挠性加速度计采集电路设计
    移相电路设计、乘法器设计、低通滤波电路设计、驱动电路设计、开关电路设计、系统软件设计等内容，其目的在于提升采集电路设计内容的合理性，提高加速计的应用性能。关键词：AD7609芯片;石英挠性加速度计;移相电路;乘法器加速度计现已广泛应用在航空航天、航海导航、武器系统制导等环节当中，在分支体系当中，石英挠性加速度计因结构简单、精准度高等优势，目前也得到了不断推广。基于AD7609芯片展开石英挠性加速度计采集电路设计，可以对原有电路运行情况进行优化处理，使其能够

    装备维修技术 2020年11期2020-11-20

  • 一种模式可配置的单精度浮点乘法器设计
    度较高，所以，乘法器的运算速度和功耗通常也就决定了处理器的运行速度和功耗[1]。单精度浮点乘法器采用两个符合IEEE754标准的浮点数完成乘法运算，与定点运算相比，浮点运算单元(floating point units,FPUs)提供了高精度、高动态范围的实际值以及简单的编程模型[2]。一般而言，频率、功耗和面积是衡量乘法器和处理器性能的3个重要指标。为了降低浮点乘法器功耗，大多数的设计都是通过牺牲计算的精度来实现的[3-4]。例如，在某些对精度要求不高的

    西安邮电大学学报 2020年6期2020-04-07

  • 二维网格型粗粒度可重构系统乘法器和全加器设计与验证
    Kbit大整数乘法器硬件架构，实现运算时间比CPU平台上的运算大约有8倍的加速.文献[8]提出一种运算精度与运算器数量可配置的并行浮点向量乘法运算单元，提高了FPGA资源利用率与运算吞吐率，同时具有高度的可移植性与通用性.文献[9]提出一种适合于FPGA的低功耗多路选择器设计方法，与传统多结构多路选择器相比，在保证其他性能的前提下，功耗降低约28.97%.文献[10]设计了基于多层次FPGA的主从式非易失性NVM(non-volatile memory)控

    绵阳师范学院学报 2020年2期2020-03-02

  • 基于双差分对电路的频谱的线性搬移研究与仿真
    特性更接近理想乘法器的特点，得出该电路更适合做频谱的线性搬移电路的结论。最后进行了幅度调制（AM）仿真验证。关键词：差分对电路;传输特性;频谱的线性搬移;乘法器;AM调制仿真1.引言频谱的搬移有两种形式，一种是线性搬移，一种是非线性搬移，不论是线性搬移还是非线性搬移，都需要利用非线性电路来完成，核心理论都是基于电路的乘法器功能，使两个输入信号发生相乘，公式如下（1-1）最后产生新的频率信号，在这些新的频率成分中，包含了我们需要的频率信号，然后通过设计相应的

    科学与财富 2019年35期2019-10-21

  • 应用于UWB系统的低硬件开销128点FFT处理器设计
    的存储器和复杂乘法器都比SDF架构多。所以，MDC架构能完成较高数据吞吐率，而SDF架构需要较少的存储器和硬件成本。为了获取更低的硬件开销，本文的设计方案使用SDF架构。一般来说，对于N点FFT(N＞64)都会采用布斯乘法器来处理序列与旋转因子WiN的复数乘法运算。本文提出了一种新型串接CSD常数乘法器来实现序列与Wi128的运算，一方面能够进一步降低硬件资源的开销，另一方面无需任何只读存储器(Read only memory,ROM)对旋转因子常数值进行

    数据采集与处理 2019年2期2019-04-25

  • 基于线性脉动阵列的卷积神经网络计算优化与性能分析
    传统的并行矩阵乘法器存在较大I/O需求的问题，采用线性脉动阵列改进设计；最后，对比分析了传统的并行矩阵乘法器和2种改进的线性脉动阵列用于CNN加速的利弊。理论证明及分析表明，与并行矩阵乘法器相比，2种改进的线性脉动阵列都充分利用了稀疏性，具有能量消耗少、I/O带宽占用少的优势。线性脉动阵列；卷积神经网络；稀疏性；I/O带宽；性能分析1 引言CNN是一种前馈神经网络，随着人工智能的发展，深度学习中的CNN已成为物体识别的主要方法，广泛用于计算机视觉领域。但C

    网络与信息安全学报 2018年12期2018-12-26

  • 一种自动生成Wallace树形乘法器Verilog源代码方法
    llace树型乘法器[1]自上世纪60年代提出以来，由于具有并行性和低延迟的优点[2-3]，一直是通用乘法器[4-7]、数字信号处理(Digital Signal Process，DSP)中的乘法运算[8-10]、浮点运算[11]、模糊控制[12]和近似计算[13]等研究领域的热点。目前通常采用超高速集成电路，硬件描述语言(Very-High-Speed Integrated Circuit Hardware Description Language, V

    实验室研究与探索 2018年7期2018-07-27

  • 一种高性能快速傅里叶变换的硬件设计
    换法将传统复数乘法器中的4个实数乘法器减少为3个，减小了一定的硬件开销，但乘法器关键路径较长而导致FFT整体计算速度提升并不大; 文献[3]使用数字信号处理(Digital Signal Processing，DSP)模块实现复数乘法器单元，计算速度有一定提升，但硬件开销仍然较大; 文献[4]使用正则有符号数(Canonic Signed Digit，CSD)乘法器取代了传统复数乘法器，同时也省去了只读存储器(Read Only Memory，ROM)存储

    西安电子科技大学学报 2018年3期2018-06-14

  • 基于FPGA的自顶向下乘法器电路设计
    结合移位相加型乘法器实际例子介绍了两种电路设计输入方式，纯文本输入利用硬件描述语言对底层元件和顶层文件的电路功能进行描述；文本和原理图混合输入对电路的底层元件进行硬件描述语言描述，而顶层文件则采用原理图输入方式来实现。对两种输入方式的仿真波形进行分析，论证了设计方法的正确性，说明了两种输入方式的特点。关键词：自顶向下；硬件描述语言；文本输入；原理图输入；乘法器中图分类号：TN79 文献标识码：A 文章编号：1007-9416（2017）11-0165-02

    数字技术与应用 2017年11期2018-01-11

  • 基于FPGA的进位存储大数乘法器的改进与实现
    的进位存储大数乘法器的改进与实现张晓楠1，高献伟1，2，董秀则21.西安电子科技大学 通信工程学院，西安 710071 2.北京电子科技学院 电子系，北京 100070提出了一种基于FPGA的进位存储的大数乘法器的改进算法，该算法采用串并混合结构可以在一个时钟内完成多次迭代计算，减少了完成一次运算的时钟数，因此有效地提高了大数乘法器的速度。最后硬件结构设计在Altera Stratix II EP2S90F1508C3上实现，给出了192位、256位以及3

    中成药 2017年11期2017-11-28

  • 一种FPGA芯片中DSP模块的内建自测试方法
    对DSP电路中乘法器和加法器进行有效的测试，缩短测试时间，减少工作量。同时通过更改DSP的配置信息来实现全芯片DSP的功能测试，提高了DSP模块的测试故障覆盖率。内置自检测；乘法器测试；加法器测试；DSP；FPGA；Virtex-41 引言目前为止已经开发了用于现场可编程门阵列（FPGA）中一些可配置逻辑块（CLB）、存储模块（BRAM）、时钟模块（CMT）等资源的测试及故障率诊断方法，但是，对于嵌入式数字信号处理器（DSP）内核的测试，除了基本的性能和功

    电子与封装 2017年10期2017-10-24

  • 基于FPGA的视频缩放设计与实现
    方法减少了5个乘法器的使用，节约了系统资源。关键词：FPGA；视频缩放；流水线；DDR3 SDRAM；乘法器DOIDOI：10.11907/rjdk.171287中图分类号：TP319文献标识码：A 文章编号文章编号：1672-7800（2017）008-0083-030 引言实时视频图像处理是图像处理领域的研究热点之一，广泛应用于监控、医疗、通信领域等。基于单片机的方案对于高分辨率视频数据的处理无法满足实时性要求，近年来现场可编程门阵列（FPGA）由于其

    软件导刊 2017年8期2017-09-09

  • 基于模拟开关的混频器设计*
    非线性元件或者乘法器混频方式的缺陷，消除本振信号的影响，最大限度地保留输入信号的参数信息。模拟开关；混频器；乘法器；本振；接收机0 引言通常混频采用非线性元件或者专用的乘法器来实现，这种混频方式不可避免地会在输出信号中引入本振信号的幅度和相位信息，这往往是所不希望的。并且不论非线性元件或者专用的乘法器都会产生很多干扰和失真，包括干扰哨声、寄生通道干扰、交叉调制失真、互相调制失真，这些均会对接收机性能产生不良影响。开关混频方式可以有效抑制以上因素的影响。1

    网络安全与数据管理 2017年10期2017-06-15

  • Montgomery模乘法器的实现与优化
    gomery模乘法器的实现与优化车文洁 董秀则 高献伟 张晓楠(北京电子科技学院 北京 100070)蒙哥马利算法是公钥密码实现的基础算法, 应用范围广泛。要想提高公钥密码体制的运算速度，设计运算速度快、消耗资源少、效率高的蒙哥马利模乘法器非常关键。根据蒙哥马利乘积算法实现了蒙哥马利乘法器，通过硬件描述语言分别对其进行FPGA设计与实现，将其实现结构由串行结构优化为并行结构，在多占用资源约50%的基础上，速度实现了6倍左右的提高。与现有的相关研究成果相比，

    计算机应用与软件 2017年3期2017-04-14

  • 集成电路设计中乘法器的低功耗算法与实现技术研究
    成电路 设计 乘法器 低功耗算法 实现技术一、引言低功耗设计一般可以分成两种：动态和静态技术。静态化技术一般是从系统的构造与工作原理出发，使系统的功耗得到降低，比如选择低功耗的器件；动态化技术主要是使系统运行得到改变来降低功耗，比如按照实际运行情况对器件的工作状态进行调节。二、定点乘法运算优化目前，集成电路的设计中，定点乘法运算一般都使用移位相加算法逻辑，具有方便理解、简单和直接的优点，但是缺陷也很明显，运算的效率比较低，需要数量很多的硬件设备，占用的资源

    中国新通信 2017年5期2017-04-13

  • 基于FPGA的流水线单精度浮点数乘法器设计*
    线单精度浮点数乘法器设计*彭章国1，张征宇1,2，王学渊1，赖瀚轩1，茆 骥1(1. 西南科技大学 信息工程学院，四川 绵阳 621010；2. 中国空气动力研究与发展中心，四川 绵阳 621000)针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器(Carry Look-a

    网络安全与数据管理 2017年4期2017-03-10

  • 一种高速模(2n-2p-1)乘法器的设计
    n-2p-1)乘法器的设计张清宇，李 磊(电子科技大学 电子科学技术研究院，四川 成都 611731)结合余数系统以及模乘法器本身的特点，一种高速的模(2n-2p-1)乘法器被提出。得益于剩余范围的扩展和新型的部分积压缩树的采用，该设计相较于传统的模乘法器在关键路径上减少了一个长度为2n的加法器且避免了此类 Booth编码模乘法器中复杂的负数修正问题。在90 nm工艺下的综合结果表明，该模乘(2n-2p-1)乘法器相较当前的模(2n-2p-1)乘法器有10

    电子技术应用 2016年11期2016-12-03

  • 非精确浮点数乘法器设计
    ）非精确浮点数乘法器设计尹培培（南京航空航天大学 计算中心，江苏 南京 210016）随着电路系统数值运算范围以及数据运算精度的不断扩大，浮点数运算的研究变得越来越重要。但传统浮点数运算单元硬件复杂、功耗大、延时长，这些因素很大程度上制约着浮点数运算的性能。非精确计算可以减少容错设备的动态及静态能量损耗，作为解决以上问题的有效方法。提出了一种非精确浮点数乘法器的算法设计，同时将该算法应用于高动态范围图片的图像处理中，并将结果与精确浮点数乘法器的应用结果进行

    电子技术应用 2016年3期2016-12-03

  • 32位低功耗高速乘法器设计❋
    2位低功耗高速乘法器设计❋张明英（西安外事学院，西安710077）采用Verilog HDL硬件描述语言，设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计，进一步提高了乘法的运算速度。另外，在设计中加入了操作数隔离、门控时钟等低功耗设计技术，从而大幅度减少了电路功耗。采用SMIC 0.18μm CMOS工艺，使用Synopsys的Design Compiler工具对电路进行逻辑综合。结果显示，最

    微处理机 2016年1期2016-11-21

  • 基于FPGA的进位保留Barrett模乘法器设计与实现
    arrett模乘法器设计与实现车文洁，高献伟（北京电子科技学院 北京 100070）在有限域上的模算术运算中，乘法运算最基础且最耗时，因此为提高公钥密码体质的运算速度，设计出运算速度快、消耗时间少的模乘法器非常关键。该文设计出进位保留Barrett模乘法器，乘法部分利用进位保留乘法器，求模运算部分利用Barrett约减运算，用硬件描述语言进行FPGA设计与实现，避免了除法运算。对于192位的操作数，完成Barrett模乘需要约186个时钟周期，计算速率可以

    电子设计工程 2016年4期2016-09-12

  • 基于改进的Booth编码和Wallace树的乘法器优化设计
    llace树的乘法器优化设计石敏王耿易清明(暨南大学信息科学技术学院广东 广州 510632)摘要针对当前乘法器设计难于兼顾路径延时和版图面积的问题，设计一种新型的32位有符号数乘法器结构。其特点是：采用改进的Booth编码，生成排列规则的部分积阵列，所产生的电路相比于传统的方法减小了延时与面积；采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构，将17个部分积压缩为2个部分积只需经过10级异或门延时，有效地提高了乘法运算的速度。设

    计算机应用与软件 2016年5期2016-06-08

  • OFDM信号压缩采样重构算法的FPGA实现
    用多时钟控制的乘法器级联SRAM结构，实现了矩阵向量相乘，节约了存储资源；在Quartus II开发环境下采用VHDL语言编写了OOMP算法程序，并采用Modelsim软件对其进行了门级时序仿真，实现了OOMP算法.仿真结果表明：该方案具有复杂度低、处理速度快等优点.关键词：优化正交匹配追踪算法；现场可编程门阵列；乘法器；SRAM；硬件描述语言随着人们对通信信息量需求的日益增大，为了满足未来不断增长的数据传输速率的要求，增加系统带宽来提高传输速率是直接有效

    天津工业大学学报 2016年2期2016-05-21

  • 面向LTE的超低复杂度FFT处理单元设计
    法则优化其中的乘法器结构。相比已有方法，关键路径时间降低16.7，乘法器面积降低78.9，总面积降低62.1。快速傅里叶变换；长期演进计划；Winograd傅里叶变换；正则有符号数；长期演进（LTE）上行通信系统［1］需要35种不同长度的离散傅里叶变换（DFT），其长度可以被表达［2］为：式中，α，β，γ为整数。由于采用了非基于2的FFT的模式，因此传统基于2点的FFT优化算法不能直接应用到LTE的上行电路中。在未来的通信中，对硬件复杂度和能耗都提出了很高

    实验科学与技术 2016年6期2016-02-09

  • 基于FPGA的通用型FIR数字滤波器的研究与设计
    是基于加法器和乘法器，通过延迟将输入信号与固定的抽头系数相乘累加得到滤波结果，其中滤波系数是已知的数值，当我们需要一个固定阶数系数的值不固定时，我们就需要将滤波的系数通过外部输入的方式再与输入信号相乘。对于FIR数字滤波器的通用型的研究是基于传统的串行FIR数字滤波器的结构进行改造，使用VerilogHDL语言在QuartusII和Modelsim软件里面进行设计和仿真。结果表明基于FPGA的通用FIR数字滤波器的设计是可行的。关键词：加法器；乘法器；串行

    软件 2015年6期2015-12-26

  • OTN中FEC的优化设计及实现
    “⊗”是有限域乘法器;“⊕”是有限域加法器;R0，R1，…，R15是 m －bit寄存器。当帧头指示信号到来时，计数器从1开始计数，在使能为有效的情况下，每个时钟节拍加1。计数器数值在1～239时，编码电路中的两个选择器均为1，此时编码器的输出即输入;计数器数值在240～255时，选择器为0，此时编码器输入为0，将16个寄存器中的数值依次输出，完成编码过程。3 单路RS解码器设计RS解码方法分为时域解码和频域解码，频域解码需要的硬件开销比时域解码多，因此本

    电子科技 2015年2期2015-12-20

  • 基于VHDL的乘法器的设计与对比
    基于VHDL的乘法器的设计与对比赵杰（商洛学院电子信息与电气工程学院，陕西商洛726000）在数字系统中，乘法器是进行数字信号运算的核心运算单元，同时也是微处理器中进行数据处理的关键部分。以8位乘法器为例，根据简单并行乘法器、加法器树乘法器和移位相加乘法器的基本原理，利用VHDL分别进行描述和实现。对三种乘法器分别通过QuartusⅡ软件平台进行仿真，再做进一步比较和讨论。结果表明，三种乘法器在运行速度和资源占用上各有利弊，实践中可根据设计要求和硬件条件选

    商洛学院学报 2015年6期2015-12-16

  • 最优正规基下并行乘法器的设计*
    优正规基下并行乘法器的设计*苏丹丹1，付萍2 (1.罗定职业技术学院，广东罗定527200; 2.北京昌平区回龙观中学，北京102200)摘要:利用简单的组合逻辑电路分别在Ⅰ型和Ⅱ型最优正规基上设计出了新的并行乘法器，其中Ⅰ型最优正规基并行乘法器所需异或门数为3n－4，与门数为n，Ⅱ型最优正规基并行乘法器所需异或门数为2n－2，与门数为n;与Sunar和Koc于2001年在Ⅱ型最优正规基上提出的并行正规基乘法器对照，此乘法器大大减少了所需要的门数，从而有效

    重庆工商大学学报（自然科学版） 2015年8期2015-05-23

  • 模拟乘法器MC1496的应用研究
    相乘器都是集成乘法器，它广泛应用于信号处理、通信、自动控制等领域。模拟乘法器MC1496作为一种有源非线性器件，可以实现对两个模拟信号（电压或电流）的相乘功能，即输出信号与两输入信号相乘积成正比。在高频电子线路中的振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程[1]。本文对普通调幅、双边带调幅、同步检波、混频电路进行了电路应用设计，利用Multisim11软件进行了仿真测试，并分析比较测试结果。1 模拟乘

    电子测试 2015年8期2015-05-15

  • 基于单周期控制的单相APFC 研究
    中，以拥有模拟乘法器的控制IC为主流，这种PFC 电路在功率因数上能达到所需的要求，对任何开关器件都适用，应用广泛。但这类PFC 电路中由于电流调制信号iref一般由式(1)决定［1－2］由(1)式中可看出，调制信号需要使用乘法器，这样使得控制电路比较复杂、控制精度较低，且现阶段的研究表明模拟乘法器采样的网侧电压信号的波动，会对功率因数校正效果产生影响，导致功率因数偏低。为此本文提出了一种新型的PFC 控制技术，单周期控制技术。单周期控制技术是20 世纪9

    电子科技 2015年8期2015-03-06

  • 基于FPGA实现的FFT速度与规模分析
    所用时间和所用乘法器个数的计算公式。通过这个公式，可以确定满足时间要求的FFT 的结构和确定芯片规模与型号的选取。并通过Altera 公司的软件进行验证。1 蝶形算法结构分析FFT 算法基本上分为两大类：一类是按时间抽取(DIT)的FFT 算法，另一类是按频率抽取(DIF)的FFT 算法。首先，分析按时间抽取(DIT)的FFT 算法的结构。按时间抽样的基-2 的蝶形单元算法公式为[2]：其中A、B 和Wp都为复数，完成一次运算需要1 次复数乘法。按时间抽样

    科技视界 2014年21期2014-12-25

  • 基于FPGA的FIR滤波器优化设计
    会提出一种不含乘法器模块的 FIR 滤波器的原因［1，5－6］。1 FIR滤波器具有固定系数的FIR滤波器是线性时不变数字滤波器，突出特点是其单位取样响应h(n)是一个N点长的有限序列，0≤n≤N－1，滤波器的输出y(n)可以表示为输入x(n)和单位响应f(n)的线性卷积对于线性时不变系统，Z变换可以更方便地表示为式中:F(z)为系统的传递函数，其表达式为L阶线性时不变FIR滤波器可以用图1表示，实现1个数字滤波器需要的运算单元有加法器、乘法器和延迟单元等

    电视技术 2014年5期2014-11-20

  • 基于BoothCSD混合编码的模2n+1乘法器的设计
    码的模2n+1乘法器的设计王 敏，徐祖强，邱陈辉(江苏科技大学电子信息系，江苏镇江212003)在余数系统的设计中，模加法器和模乘法器的设计处于核心地位，尤其是模乘法器的性能，是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法，然后针对Booth编码模乘法器设计中译码电路复杂的问题，提出了一种基于Booth/CSD混合编码的模乘法器设计方法，基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法

    电子器件 2014年2期2014-09-26

  • 基于扩展多项式集的一种串行乘法器设计*
    式集的一种串行乘法器设计*苏丹丹(罗定职业技术学院教育系，广东 罗定 527200)基于多项式基定义了扩展多项式集，利用其形式表示有限域F2n中的元素.通过分析多项式集下的乘法运算公式，设计出一种有效的串行乘法器，仅需n个异或门和n+1个门数.有限域；多项式集；乘法器；复杂性有限域在编码理论、计算机通信和密码学中有广泛的应用,特别是基于有限域F2n上的椭圆曲线密码体制以其短密钥、高强度等优点引起人们的高度重视.在椭圆曲线密码体制中,如AES标准椭圆曲线加密

    吉首大学学报（自然科学版） 2014年3期2014-09-06

  • 基于FPGA的异步流水乘法器设计的教学方案
    很重要的意义。乘法器作为微处理器中不可或缺的组成部分，具有广泛的应用领域和巨大的使用价值，因此利用异步电路设计方法，设计并实现一款异步流水乘法器具有很大的实际意义。相应的设计教学方案可以帮助学生深入理解异步电路设计方法，掌握异步电路设计流程，并利用已有的开发工具实现并验证该异步电路系统。1 教学方案的设计1.1 异步乘法器实验系统设计异步流水乘法器实验系统的FPGA设计教学方案如图1所示。其中，拨码开关实现被乘数和乘数的输入，被乘数和乘数通过异步乘法器运算

    电气电子教学学报 2014年2期2014-04-26

  • 采用Karatsuba 算法在FPGA 上实现双精度浮点乘法
    构建高效的浮点乘法器一直是人们关注的焦点。随着FPGA技术的发展，由于FPGA器件本身的优势——速度、逻辑资源、丰富的IP核等，使得采用FAPG实现通用高性能的运算器成为可能。按照IEEE754中定义的双精度浮点数的尾数有53 bit，采用FGAP实现53 bit×53 bit的硬件乘法器需要占用大量的硬件资源［1-2］。本文详细说明了采用Karatsuba算法在FPGA上实现了双精度浮点乘法器的过程。1 双精度浮点数格式IEEE754是使用最广泛的浮点数

    西安石油大学学报（自然科学版） 2014年1期2014-04-01

  • GF(2m)域上II型最优正规基的字级乘法器
    的II型正规基乘法器。其特点是关键路径与分割字数及字段大小无关，并可达到很高的时钟频率。1 II型最优正规基及重序正规基在 m∈[2，1 000]内，有 155个 m值是存在 II型最优正规基的。II型最优正规基下的乘法矩阵M中1的个数最少，为2m-1个，除第一列外，其他每一列只有两个1，这样就大大降低了乘法运算的空间复杂度和时间复杂度。因此设计针对II型最优正规基的乘法器具有非常重要的意义。假设β是GF(2)上次数为m的不可约多项式f(x)(正规多项式)

    电子技术应用 2013年10期2013-12-07

  • 基于CPLD的简易串行数字乘法器
    ，通常采用具有乘法器单元的FPGA 完成高速、复杂的信号处理算法［1］，以较高的成本解决数字信号处理中大量乘法运算。但在对乘法运算和时序逻辑有需求但不高的场合，若采用FPGA 设计乘法器，浪费资源，增加产品成本，且难于技术加密。针对这种情况，本文采用无乘法器资源的CPLD 完成16位无符号数字乘法器的设计，它以串行、移位方式进行数据相乘运算，特别适合串行通讯。该乘法器运算步骤少，算法简单，占资源少，可封装为经典模块，供重复使用。1 算法推理无符号数字串行乘

    制导与引信 2013年4期2013-04-20

  • 经济型车床数控系统精插器的设计
    到的二进制脉冲乘法器。2.插补原理众所周知，插补就是数控系统依据编程时的有限数据，按照一定方法产生基本线型（直线和圆弧等），并以此为基础完成所需要轮廓轨迹的加工拟合工作。插补是数控系统的主要功能，它的性能直接影响数控机床加工的质量和效率。目前应用的插补方法分为脉冲增量插补和数字增量插补两大类。现代经济型、普及型数控系统多采用软件粗插补和硬件精插补相结合的设计方法，而且较多采用16位或32位的CPU加上大规模可编程逻辑器件CPLD或FPGA为主的硬件架构，其

    电子世界 2013年9期2013-03-23

  • “电视原理”课程教学体会
    词]电视原理；乘法器；理论教学；实践教学“电视原理”课程是电子类学生的一门重要专业课程，其特点是理论涵盖的内容广泛、实践性强，“电视原理”涉及高等数学、模拟电路、数字电路、单片机技术等专业基础知识，专业基础是否扎实，对“电视原理”这门课程的学习效果影响很大。笔者通过多年的教学实践，从几方面谈谈提高电视原理课程教学质量的体会。1 总结共性，消除学生对“电视原理”理论的恐惧感，提高理论教学质量“电视原理”这门课程理论性和实践性强，也往往因为其理论太强、电路太复

    梧州学院学报 2013年6期2013-03-14

  • 乘法器模块在FPGA中的实现
    130022)乘法器模块在FPGA中的实现李彦孚，宋 路(长春理工大学 电子信息工程学院，长春 130022)作为数字信号处理领域的基本运算单元，乘法器在其中起到了至关重要的作用。本文设计了三种基于FPGA的数字乘法器模块，包括传统乘法器，LUT乘法器和Booth算法的乘法器，利用Modelsim仿真软件分别对三种算法进行了仿真，并用QuartusII软件对所编写的Verilog程序进行编译综合，这里用到的FPGA芯片是Altera公司生产的cyclone

    长春大学学报 2012年8期2012-11-08

  • 基于FPGA的全流水双精度浮点矩阵乘法器设计
    8位定点的矩阵乘法器，但是该设计所需要的带宽与矩阵规模成比例增加，限制了该设计的可扩展性［1］;Jang等设计的矩阵乘法器只需要固定的带宽，但是所需要的存储单元大小与矩阵规模成正比［2］.在浮点矩阵乘法方面，Campell等设计了一个并行结构矩阵乘法器，该设计中的各个计算单元之间不需要通讯，具有可扩展性，但其所需的存储空间随矩阵维数的增加而增大，并且计算效率不高［3］;田翔等设计了一个实时双精度矩阵乘法器，并在FPGA上完成了方案的实现，但是其计算单元的工

    智能系统学报 2012年4期2012-09-24

  • 数字直放站中DLMS算法的FPGA实现
    。同时为了节省乘法器资源，笔者还提出了2倍复用的结构，由测试结果可知，16阶2倍复用的DLMS算法实现了回波抵消功能，同时还放大了所接收到的信号，从而实现了数字直放站的功能。1 回波抵消系统模型具有自适应回波抵消功能的直放站模型如图1所示。真实回波信道(包含功放)采用FIR滤波器建模，可表示为图1 具有自适应回波抵消功能的直放站模型式中:N为通道阶数;［g］T表示转置。n时刻接收端的接收到的总信号为式中:x(n)=［x(n)，x(n－1)，…，x(n－N+

    电视技术 2012年9期2012-06-25

  • 基于FPGA设计的FIR滤波器的实现与对比
    直接乘加结构、乘法器复用结构、乘累加结构、DA（分布式算法）。在文中是以一32阶FIR滤波器进行比较的。1 FIR滤波器实现过程1.1 FIR参数这里设计的是低通滤波器，其中Fpass=23 MHz，Fstop=40 MHz， Fs=160 MHz，Apass=0.1 dB，Astop=80 dB。 通过调用MATLAB中滤波器设计的工具箱[4]（FDATool），生成FIR系数。1.2 直接乘加结构从FIR公式出发[5]，可以得道fir滤波器的输出是输入

    电子设计工程 2012年20期2012-06-08

  • 基于FPGA的高速DUC设计与高效实现✴
    插滤波器消耗的乘法器数量减少一半；并采用一种并行结构的数控振荡器（NCO），可产生高数据率的上变频本振信号。利用该方法为某雷达中频回波模拟器设计了DUC模块，其输出数字中频信号的数据率可达1.2 Gsample／s，只消耗了少量资源，满足项目需求。雷达回波模拟器；高速DUC；高效多相内插滤波器；并行NCO；数字中频信号数字上变频（DUC）是软件无线电的关键技术之一，其基本功能是将基带信号上变频到载波频率上，用于提高数据率、实现频谱搬移，已广泛应用于通信数字

    电讯技术 2012年7期2012-03-31

  • 一种基于动态阈值NMOS的1.2 V CMOS模拟乘法器
    路的难点。模拟乘法器作为模拟电路中最基本的电路之一，在自适应滤波器、频率倍增器、各种调制解调器等电子系统中具有广泛的应用[1-5]。传统的模拟乘法器一般采用Gilbert结构实现[4-5]，由于电源到地的通路上至少有3～4个晶体管，没有办法实现低压低功耗，必须采用新的电路结构实现。采用动态阈值NMOS晶体管作为两路输入信号的输入晶体管，节省了输入晶体管和偏置晶体管的数目，实现了低压低功耗的目的。文中首先对动态阈值NMOS晶体管的特性进行了系统分析，包括跨导

    电子科技 2011年9期2011-05-08

  • 一种规整高效的缩1码模2n+1乘法器的VLSI设计
    ，而模2n+1乘法器是这二者中最关键的部件[5-12]。通常在数字信号处理算法中，乘加操作是最为密集的计算，迄今为止，基于缩 1码（Dminished-1 Number Representation）[6]的模2n+1运算单元的性能要远高于普通二进制数的模2n+1运算单元[13]，尽管存在缩1码与普通二进制数之间的转换，但是由于数字信号处理算法所涉及的往往都是反复的乘加运算过程，因此，对于一个乘加密集型的运算过程而言，只要这种数制的转换是发生在开始和终止端

    通信技术 2010年12期2010-09-13

  • 一种开关型乘法器电路的研究
    1）一种开关型乘法器电路的研究莫 冰1，郑 琦2，刘晓为1（1.哈尔滨工业大学 MEMS中心；2.哈尔滨工业大学 生命科学系，黑龙江 哈尔滨 150001）乘法器是电路系统中广泛采用的一种电路模块之一，在微处理芯片、高频电路、微机械传感器系统等领域都有广泛的应用.本文介绍了一种开关型乘法器，根据乘法器电路从数学公式上推导了其工作原理，并给出了相应的仿真结果.仿真结果与数学推导相符，证明了这种乘法器原理的正确性.乘法器；开关；电路仿真1 引言乘法器是对两个模

    赤峰学院学报·自然科学版 2010年7期2010-09-01

  • ２０×１８位符号定点乘法器的ＦＰＧＡ实现
    等各类芯片中，乘法器是必不可少的算术逻辑单元，且往往处于关键延时路径中，乘法运算需要在一个时钟周期内完成，它完成一次乘法操作的周期基本上决定了微处理器的主频，因此高性能的乘法器是现代微处理器及高速数字信号处理中的重要部件。目前国内乘法器设计思想有4种，分别为：并行乘法器、移位相加乘法器、查找表乘法器、加法树乘法器。其中，并行乘法器易于实现，运算速度快，但耗用资源多，尤其是当乘法运算位数较宽时，耗用资源会很庞大；移位相加乘法器设计思路是通过逐项移位相加实现，

    现代电子技术 2009年8期2009-06-25

热门标签

关于参考网