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加法器

  • 基于互补电阻开关的忆阻乘法器设计
    对传统的TC 加法器和PC 加法器进行优化，减少加法运算的延时和面积开销。提出一种基于互补电阻开关的可并行实现的乘法运算方案，并将其映射到混合CMOS/crossbar 阵列结构之中，优化忆阻乘法器的延时和面积开销。1 相关工作忆阻器被广泛应用在数字逻辑设计领域中。赵毅等基于互补电阻开关提出一种可重构的忆阻器逻辑设计方法，实现了与、或、非蕴含以及异或四种基本逻辑门，并设计2-1 和4-1 多路复用器电路［5］。2-1 多路复用器需要3个忆阻器通过2个步骤实

    计算机工程 2023年1期2023-01-27

  • 一种SHA2硬件加速器的设计方法
    (如延迟均衡和加法器进位链优化(CSA 等))不断被采用。1.1 基本迭代架构Roar 等[8]提出基本迭代结构的 SHA2 硬件电路,相对于软件加密方案, 明显地提高了处理速度, 但具有 7个加法器的关键路径太长, 路径延迟也比较大, 限制电路性能的提高。1.2 全展开结构Deepakumara 等[9]利用全展开结构, 使 MD5 硬件电路的计算吞吐率得到明显提升, 但因关键路径太长而限制了电路工作频率的提高。然而, 它为进一步提高 SHA2 硬件电路

    北京大学学报（自然科学版） 2022年6期2022-12-19

  • 分段式高性能近似加法器设计
    成电路设计中,加法器是一种被广泛应用的电路单元,加法器性能与整个系统性能关系密切.高性能加法器设计一直是学术界和工业界高度关注的问题[1-2].在误差允许的情况下,引入近似加法器是提高加法器性能的一种有益尝试.考虑到近似加法器的输出误差与发生错误输出位的权重有关,权重到高的输出位发生错误将引起更大的误差,并且输出误差的大小也是近似加法器设计过程中一个关键指标,为此本文提出了一种三段式加法器设计,该设计基本思想是在低权重输出位用简单的逻辑门,甚至常数来代替全

    宁波大学学报（理工版） 2022年6期2022-12-01

  • 基于电压阈值忆阻器SPICE模型的加法器电路设计
    显得尤为重要。加法器是组成计算机的基本元件［2］，基于忆阻器的加法器的设计具有实际的应用意义。1971 年，Chua［3］根据电路对称理论预测并证明了忆阻器的存在。2008 年，HP 实验室设计了一种由Pt／Ti／TiO2／Pt 组成的忆阻器物理模型并制备出了第1 种物理忆阻器器件［4］。忆阻器可应用于逻辑电路［5-7］、存储器［8］、神经网络［9-10］、混沌电路［11-12］等多个领域。现有的SPICE 忆阻器模型中往往只能匹配一种物理忆阻器器件，而且

    实验室研究与探索 2022年5期2022-09-01

  • ZUC‑256 流密码轻量级硬件设计与实现
    2 中的2 种加法器均可以完成以上操作。对于串行模加结构，一共使用2 个31 位加法器，第1 个加法器对输入数据进行加法操作，第2 个加法器对第1 步得到的进位和加法和进行相加，得到模约减后的结果。该结构一共使用了2 个加法器，关键路径同样是来自于2 个级联的加法器。对于并行模加结构，同样使用了2 个加法器，分别计算A+B和A+B+1，再通过A+B的加法器中产生的进位来选择最终加法结果。相较于串行模加结构，该加法器同样使用了2个加法器，但是第2 个加法器的

    数据采集与处理 2022年3期2022-06-16

  • 基于量子傅里叶变换算法的量子乘法器*
    法器通常以量子加法器为基础。最初的量子加法器一般由量子门实现经典布尔逻辑运算规则[8]，但是将经典进位思想引入量子算法的做法并未带来运行效率的大幅提升，反而占用了大量辅助量子比特。文献[9]中提出了一种基于carry-save 的量子加法器，在增加量子位的前提下提高了算法的运行效率，但仍未超越经典数字逻辑的设计范畴。对于两个n 位二进制数字的加法运算，这些量子加法运算都至少需要3n 个量子比特。2014 年，Kotiyal 等设计了一种基于二叉树优化的量子

    电子技术应用 2022年3期2022-04-19

  • 基于RRAM双交叉阵列结构的三值存内逻辑电路设计
    的多位行波进位加法器进行了实现。实验结果表明，相比于传统二值存内逻辑电路设计，三值存内逻辑电路加法器可以减少68.84%的操作步数。相比于传统IMPLY电路设计，三值存内逻辑电路加法器可以降低33.05%的能耗。1 基于RRAM双交叉阵列结构的三值存内逻辑电路设计图2为RRAM双交叉阵列结构。在三值存内逻辑电路中，RRAM的高阻状态表示逻辑“0”；中间阻值状态表示逻辑“1”；低阻状态表示逻辑“2”。图2所示的电路结构支持两种三值逻辑门(MAX以及NMAX)

    电子科技 2022年4期2022-04-12

  • 基于PN序列互相关同步低复杂度实现方法
    该方法使用近似加法器替换传统方法中的二元加法器，降低了互相关同步算法的实现复杂度，但其时频同步性能与传统互相关几乎相同。2 系统模型使用的前导辅助序列结构与文献[6]中相似，训练序列为p=[ABAB]，其中A，B为长度为N的时域PN序列。对于发送信号p(n)，接收的离散基带信号为(1)其中h(l)代表第l条多径信道，d是接收信号的时间偏移，τl为第l条径的延时。ε为归一化载波频偏，w(n)为均值为零的加性高斯白噪声。接收信号与本地第i(i=1，2，3，4)

    计算机仿真 2021年10期2021-11-19

  • 基于误差模型的权重二值神经网络近似加速
    SR 中的近似加法器进行了优化设计。针对近似计算引入的误差，需要一个系统性的评估方法，本文提出了一种统计意义的误差分析模型，可用于预测近似系统对神经网络的加速效果。具体来说，使用本文的BWNN 量化方法，对不同种类的神经网络进行二值化并测试其精度，从中选取最适合的网络结构进行量化。随后，通过提出的误差统计模型，本文使用建模为软件仿真的近似加法器进行神经网络加速的精度评估。通过与功能仿真结果进行比较，本文的误差统计模型预测精度很高，最终的系统误差预测和真实系

    上海航天 2021年4期2021-09-11

  • 二维非递归的低成本FIR滤波器设计方法
    depth)和加法器个数LA(logic adder)是衡量算法优劣性的两个重要指标.降低加法器个数需要尽可能复用系数中的公共项，从而带来加法深度的增加；降低加法深度则意味着降低公共项的复杂度，带来加法器LA的增加.LD和LA的结果不仅取决于系数的量化位宽、阶数，也取决于用户的优化方式，是一个综合性的优化问题.考虑到常系数乘法的加法器个数与系数非零项直接相关，Park等[2-3]提出采用CSD、MSD表示法表示滤波器系数，在后续的算法中得到了广泛应用.在此

    哈尔滨工业大学学报 2021年6期2021-07-01

  • 浅析基于verilog 的加法器设计
    rilog 的加法器设计，分别是：级联加法器、并行加法器和流水线加法器。在介绍每种设计方法的同时，对每种方法的优缺点、适合使用的场合以及改进方法都会进行详细的阐述。1 级联加法器级联加法器的核心设计思想来源于加法运算法则本身。在多位数的加法运算中，运算顺序是从低位到高位依次进行加法运算，每次运算一位。除最低位外，其他位都是用本位的数据与来自低位的进位相加。本质上讲，每一位的运算都是一个一位全加器，只是不同位的输入数据不同，运算的时机不同而已。所以，我们可以

    科学技术创新 2020年25期2020-08-11

  • DNA计算中的可级联分子全加器
    辑门本文设计的加法器逻辑电路由与门和异或门组成，通过DNA链置换设计了这两种基本电路门，并且构造了一个多输入全加器，这些门的结构如表1所示.半加器的电路结构如图1所示,全加器的电路结构如图2所示.图1 半加器的电路结构Fig.1 Logic circuit structure of the half adder表1 两个基础电路门(与门和异或门)Table 1 Basic circuit gates (and gate and xor gate)异或门由一

    广州大学学报（自然科学版） 2020年5期2020-04-09

  • 基于FPGA的最佳精度定点加法器的设计与实现
    构[2-3]。加法器是数字计算系统中的基本逻辑器件，也是其他所有硬件运算的基础，减法器和乘法器都可由加法器来实现，大大地节省了逻辑资源。我们知道，设计宽位的加法器耗费硬件资源相对多一些，因此，在系统的具体设计与实现过程中需要重点考虑“资源的利用率”和“速度”这两方面的因素。基于此，首先选择合适的目标器件，一般会考虑FPGA、CPLD 等较为合适的组合逻辑设计的器件；其次，结合加法器逻辑结构的设计、加法器的处理速度及芯片资源的利用率等方面，来探究最佳组合[4

    电子技术与软件工程 2020年10期2020-02-01

  • 汽包水位三冲量控制方案的应用探讨
    质量较差。其中加法器，亦可用控制阀的输出电流方式表示为I=C1IC±C2ID±I0(1)式中：C1，C2——加法器系数，C1≤1，一般取1，C2根据静态前馈补偿设置，可以现场调试，也可理论推导得出；I0——偏置值，目的是为调整I的输出；IC，ID——汽包水位调节器的输出信号和蒸汽流量变送器的输出信号。控制阀、控制器作用形式以及加法运算器正负作用的确定：1)控制阀的开/闭形式。从防止锅炉烧干的安全角度，控制阀选择气关FO形式；若从保护蒸汽用户的角度，选择气开

    石油化工自动化 2019年6期2019-12-26

  • 基于混合SETMOS 结构的超前进位加法器
    不同的方式组合加法器模块，我们能实现诸如快速加法器之类的许多功能，而增加运算速度并减少基础加法器电路的复杂程度在实际设计集成电路时非常重要。虽然基于MOS工艺的加法器等电路广泛应用于现代电子行业，但随着器件小型化及提升运行速度的需求越来越旺盛， MOS 工艺的局限性逐渐凸显了出来，例如其最小仅能达到几百微米级，且具有量子效应和对微小电流不敏感等特性。另外，继续在已经开发到极限MOS 器件上继续拓展新应用的经济效益很低[1]。相比之下，单电子晶体管（Sing

    电子制作 2019年17期2019-09-23

  • 无线话筒扩音系统设计
    包括解调电路和加法器电路，对两路调频信号进行解调并相加，通过放大电路驱动扬声器工作，实现混音扩音。测试结果表明，无线话筒扩音系统能够实现21.5 m范围内无失真混音扩音。关键词：无线通信;直接数字频率合成;STM32;LMX2571;解调;加法器中图分类号：TP39 文献标识码：A 文章编号：2095-1302（2019）05-00-030 引 言目前，会场中广泛使用无线话筒进行通信。无线话筒是一种通过无线电波传输声音的设备，可将声音调制到88～108 M

    物联网技术 2019年5期2019-07-29

  • 基于QuartusⅡ的加法器的教学探讨
    光红【摘要】以加法器为项目载体，探讨了传统的教学方法和将《数字电子技术》与《EDA技术》课程整合后的教学思路，整合后借助于EDA软件QUARTUSⅡ，对半加器、全加器、四位加法器进行编辑、编译、仿真、编程、电路测试等，使学生对加法器的原理、应用等理解更完整、具体、深刻。【关键词】加法器  数字电子技术  QUARTUSⅡ【基金项目】苏州市职业大学《数字电子与FPGA的应用》课程体系及课程模式改革与实践2-3。【中图分类号】G64  【文献标识码】A 【文章

    课程教育研究 2019年17期2019-06-17

  • 基于FPGA的高精度数字脉冲宽度调制方法
    如图1所示,由加法器延迟模块、低精度DPWM模块以及SR触发器模块等组成[5],其中加法器延迟模块为数字脉宽调制器的核心部分。15位的占空比输入信号被分成两部分,6位MSB和9位的LSB[6],分别作为低精度DPWM模块的输入信号和加法器延迟模块的输入信号[7]。下面对各个环节的功能分别进行介绍。图1 数字脉宽调制器结构图1.1 低精度DPWM模块1.1.1计数器本设计采用Verilog HDL编程方式实现[8],对于输入时钟信号,只需一个50 MHz的系

    太原学院学报(自然科学版) 2018年4期2019-01-16

  • 一种混合结构的新型近似加法器
    不同种类的近似加法器结构。文献[3]提出了低位或门加法器（Lower-Part-OR Adder，LOA），它利用精确加法器来计算较高位的和，利用逻辑或门来计算较低位和的近似值。除此之外，不精确部分的最高两位通过逻辑与门产生进位输入信号并传递给精确部分以提高整个近似加法器的运算精度。相对于经典精确加法器，LOA拥有更少的面积开销与功率损耗，但其错误率却极高。文献[4]提出了容错加法器（Error-Tolerant Adder I，ETAI）。这种加法器利用

    电子设计工程 2018年18期2018-10-09

  • 基于FPGA技术的自适应滤波器设计
    A2227构成加法器，有用信号A与干扰信号B是两个独立的信号源，将它们加到一起，就得到一个混合信号C。再经过运放OPA222构成的移相器，得到一个可手动移相（0°～180°）的信号D，然后输入到自适应滤波模块当中，用自适应算法将有用信号A滤出。自适应滤波器；最小均方（LMS）算法；FPGA1 系统方案1.1 系统结构本系统的系统结构图如图1所示。图1 系统结构图利用加法器模块把独立有用信号源A与独立干扰信号源B相加得到混合信号C，把混合信号C送入移相器后得

    移动信息 2018年3期2018-06-07

  • 基于K60的自适应滤波器的设计
    次的设计主要由加法器、移相电路和自适应滤波器组成。设计采用加法器将有用信号与干扰信号叠加成混合信号，移相电路能做到将10KHz-100KHz的混合信号进行0-180度移相。通过自适应滤波器，采用干扰抵消等方法，滤除干扰信号，能从混合信号中恢复出有用信号。关键词：加法器；移相电路；滤波中图分类号：TN713 文献标识码：A 文章编号：1007-9416（2018）02-0172-02随着数字式电子计算机技术的产生和飞速发展，为了便于计算机对信号进行处理，产生

    数字技术与应用 2018年2期2018-05-14

  • 通用加法器的逻辑实现与分析
    然1.介绍通用加法器是计算机逻辑的基本元件，是计算机运算的基础：通过加法运算可以实现计算机大规模复杂运算。所以通用加法器的设计是计算机逻辑基础的重要内容。本论文给出了通用加法器的实现方式，主要贡献包括以下三个方面：（1）给出了1、2、4、8比特加法器的电路实现并分析了其电路复杂性；（2）给出了从n比特加法器到2n比特加法器的迭代实现方式并给出了通用模型；（3）给出了2n比特加法器的通用实现方式并分析了其电路复杂性。2.通用加法器实现本章主要介绍用与、或、非

    电子世界 2018年1期2018-01-26

  • 超前进位全加器运算分析与模拟实现应用
    业中专 梁 伟加法器广泛应用于计算机电路和数字通信电路中，加法器能够实现加法运算的逻辑电路，加法器分为半加器和全加器两种。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出，则为全加器。两个1位二进制全加器能够对两个1位二进制数和低位的进位实现加法运算，若被加数为Ai，加数为Bi，本位之和为Si，向高位进位为Ci，来自低位的进位为Ci-1。可以推出全加器的和为多位数加法可以实现多个二进制数相加运算，8

    电子世界 2018年1期2018-01-26

  • 一种FPGA芯片中DSP模块的内建自测试方法
    电路中乘法器和加法器进行有效的测试，缩短测试时间，减少工作量。同时通过更改DSP的配置信息来实现全芯片DSP的功能测试，提高了DSP模块的测试故障覆盖率。内置自检测；乘法器测试；加法器测试；DSP；FPGA；Virtex-41 引言目前为止已经开发了用于现场可编程门阵列（FPGA）中一些可配置逻辑块（CLB）、存储模块（BRAM）、时钟模块（CMT）等资源的测试及故障率诊断方法，但是，对于嵌入式数字信号处理器（DSP）内核的测试，除了基本的性能和功能测试，

    电子与封装 2017年10期2017-10-24

  • 基于SABL的抗DPA攻击可重构加法器设计
    PA攻击可重构加法器设计钱浩宇, 汪鹏君, 张跃军, 丁代鲁(宁波大学电路与系统研究所,浙江宁波 315211)差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加

    华东理工大学学报(自然科学版) 2017年1期2017-03-08

  • 单双精度浮点运算加法器的实现
    精度的浮点运算加法器结构。该浮点数加法器可通过信号控制端，在高电平时执行双精度浮点加法，低电平时执行单精度浮点加法，且运算结果符合IEEE-754标准格式，通过实验验证，该加法器结构合理，功能正确。关键词：浮点运算；加法器；IEEE-754标准中图分类号：TP391 文献标识码：A 文章编号：1009-3044（2016）31-0231-02浮点数的引用随着网络时代的迅速发展而变得广泛，我们对信息精度、细致度的要求越来越高，比如使用手机时对语音识别需要更清

    电脑知识与技术 2016年31期2017-02-27

  • 基于RAG-n算法的低成本FIR滤波器实现*
    可以高效地解决加法器优化问题，有效降低了FIR滤波器常系数乘法的复杂度。在FPGA上用Verilog HDL语言对优化实例进行了实现，其综合结果表明，该方法可以有效减少逻辑单元的消耗，适用于低成本数字系统设计。FIR数字滤波器；乘法器的图表示法；RAG-n算法；FPGA0　引言有限冲激响应（FIR）滤波器具有能保证绝对稳定和线性相位等优点，在数字系统设计中应用广泛。对于某一应用需求，FIR滤波器相对于无限冲激响应（IIR）滤波器往往需要更长的阶数，从而在实

    电子技术应用 2016年5期2016-11-30

  • M+B型三值光学加法器的数据剪辑技术
    +B型三值光学加法器的数据剪辑技术沈云付，张凯凯，蒋本朋（上海大学计算机工程与科学学院，上海 200444）在电子计算机中,由于进位的存在使得多位数的加法效率并没有显著地提升,而光学方法则显示了其并行性和无进位的优势.在M+B型加法的运算法则和C、P、R 3个三值变换工作的基础上,对相关的数据剪辑技术进行了研究（M表示MSD数,B表示二进制数）.提出了M+B型加法的数据剪辑技术策略,并用软件模拟了3个三值变换以及数据的截断和拼接,验证了该方法的正确性和可实

    上海大学学报（自然科学版） 2016年4期2016-10-20

  • 条件推测性十进制加法器的优化设计
    件推测性十进制加法器的优化设计崔晓平*王书敏 刘伟强 董文雯(南京航空航天大学电子信息工程学院 南京 210016)随着商业计算和金融分析等高精度计算应用领域的高速发展，提供硬件支持十进制算术运算变得越来越重要，新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路，给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程，并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用

    电子与信息学报 2016年10期2016-10-13

  • 循环卷积DFT的优化算法与仿真*
    波器图解，并对加法器系数进行RAG优化，最后在Mode1Sim仿真平台上，用Veri1og语言实现该算法，并进行了仿真结果分析和工作量分析。RAG优化后减少了加法器数量，降低了路径延迟。DFT；余数系统；FIR；优化；Mode1simO 引言余数系统（Residue Number System，RNS）将传统的二进制数值表征系统中多位宽运算转换成多个并行且独立的短位宽运算，能够提高运算速度以及降低运算单元的功耗，从而提升并行处理单元的性能。离散傅里叶变换（

    网络安全与数据管理 2016年9期2016-07-02

  • 基于FPGA的并行DDS结构设计∗
    相位累加器是由加法器和寄存器组成,频率控制字K控制每次加法器步长,当其和大于2N时溢出,完成一个周期。相幅转换器最初是利用查找表(ROM)来实现,即将一个周期的正弦或者余弦函数采样2N个点存放在ROM中,并量化为W位的幅度值,然后用相位累加器作为地址控制输出。系统时钟为fclk,对应时间为1/fclk=Tclk,完成一个周期所需时间T0=Tclk×2N/K,所对应系统输出频率f0=fclk×K/2N。可以看出当K=1时,得到最小输出频率即频率分辨率fmin

    雷达科学与技术 2016年2期2016-01-10

  • 微型控制器领域的数理逻辑基础的推理
    算单元ALU的加法器的支持。本文论述了微型控制器的运算处理的数理逻辑的推理。关键词：微型控制器；加法器；数制；补码收稿日期：2015-03-16作者简介：刘妍(1978-)，女，山东莱阳人，烟台职业学院教师.中图分类号：TN4文献标识码：A1问题的引出在我们生活中的各个领域，处处可见微型控制器忙碌的身影，它将采集到的的信号进行智能化、微型化、数字化的处理，并将这些操作交给由复杂指令系统构成的程序来实现特定的功能，如电梯智能化管理，压力、温度、湿度的测量等等

    烟台职业学院学报 2015年2期2016-01-06

  • 基于FPGA的通用型FIR数字滤波器的研究与设计
    器的实现是基于加法器和乘法器，通过延迟将输入信号与固定的抽头系数相乘累加得到滤波结果，其中滤波系数是已知的数值，当我们需要一个固定阶数系数的值不固定时，我们就需要将滤波的系数通过外部输入的方式再与输入信号相乘。对于FIR数字滤波器的通用型的研究是基于传统的串行FIR数字滤波器的结构进行改造，使用VerilogHDL语言在QuartusII和Modelsim软件里面进行设计和仿真。结果表明基于FPGA的通用FIR数字滤波器的设计是可行的。关键词：加法器；乘法

    软件 2015年6期2015-12-26

  • 基于VHDL的乘法器的设计与对比
    单并行乘法器、加法器树乘法器和移位相加乘法器的基本原理，利用VHDL分别进行描述和实现。对三种乘法器分别通过QuartusⅡ软件平台进行仿真，再做进一步比较和讨论。结果表明，三种乘法器在运行速度和资源占用上各有利弊，实践中可根据设计要求和硬件条件选择使用。乘法器；移位相加；加法器树；仿真乘法器在数字信号处理过程中发挥着重要的作用，在语音、图像处理、通信等领域中扮演着举足轻重的角色，它的运算速度与信号处理和整体效率的性能直接相关，并且在很大程度上左右着系统功

    商洛学院学报 2015年6期2015-12-16

  • 4模集合余数系统比例变换*
    放算法，并基于加法器实现其VLSI结构。1 算法描述基于剩余数系统模集合{m1，m2，…，mn}的整数X，通过一个比例因子k做比例变化，设Y为比例变化的结果，则：对上式两边做模mi运算，即得到该剩余数系统内部各个模通道的缩放结果 yi。定理1:根据新中国余数定理1(New CRT-Ⅰ)，余数(x1，x2，x3，x4)RNS表示权重数 X具有 0至 M 区间有唯一解[4]，即：ki表示乘法逆元。对于模集合针对 4模集合{m1，m2，m3，m4}其对应于{2n

    电子技术应用 2015年8期2015-11-26

  • 一个应用混合基算法的余数系统后置转换电路设计
    n-1形式的模加法器采用相对简单的实现结构，使设计的电路避免了只读存储器及时序电路的引入，整个后置转换电路完全由简单组合逻辑及加法器级联实现，缩短了关键路径延时，减小了功率消耗，与已有的相同动态范围余数系统后置转换电路相比，性能优势明显.混合基算法； 余数系统； 模加法器余数系统是一个古老的数值表征系统．一个大整数X被划分成几个独立并行运算的小整数，在乘法和加法运算中，各并行模块之间无进位传播，从而减少关键路径的时延，因此对具有大量运算的数字信号处理系统具

    华南师范大学学报（自然科学版） 2015年5期2015-11-02

  • 高速深流水线浮点加法单元的设计
    可控的高速浮点加法器。采用并行深度流水设计，经验证，功能满足设计要求，使用TSMC65nm工艺库进行综合，其工作频率可达900MHz。浮点加法器；IEEE-754；Two-Path算法；并行流水线0 引言浮点运算单元（FPU）是微处理器（CPU）的重要组成部分，是进行大规模数据运算处理的关键技术［1］。在通用处理器中，浮点加法指令、浮点减法指令及浮点反转减法指令最终都是使用浮点加法单元来实现的［2］。浮点加法运算过程是由指数差计算、尾数对阶移位、有效数相加

    网络安全与数据管理 2015年20期2015-10-21

  • 三值光学计算机的多数位MSD乘法算法及运算分析＊
    列实现先行进位加法器．三值光学计算机［7］的核心构成器件是三值逻辑光学处理器，其采用液晶阵列和偏振片组合实现，拥有104以上量级的处理像素即数据位数，具有位数众多、逻辑运算可重构以及实现三值运算的特点，因此很多研究者考虑利用该处理器实现位数巨大 的 无 进 位 加 法［8-9］．改 良 符 号 数 （Modified Signed-Digit，MSD）系统［10］是符号数系统的子集，基于MSD编码的加法没有进位传播，算法的复杂度与加法操作数的位数无关，这些

    西安工业大学学报 2015年12期2015-02-13

  • 基于FPGA 的祖冲之算法硬件实现
    资源较少的简单加法器完成了复杂的mod(231-1)加法运算，在仅占用305 个slice 的情况下达到了5.647 Gb/s的吞吐量。2 ZUC 算法简介与实现分析ZUC 算法是一种面向字的流密码，输入为一个128 bit 的初始密钥k 和一个128 bit 的初始矢量iv，输出为32 bit 的密钥流［9］。其整体结构如图1 所示，共包含3 个逻辑层，由上到下分别是线性反馈移位寄存器(LFSR)、比特重组(BR)和非线性函数F。图1 ZUC 算法整体结

    计算机工程 2014年8期2014-12-02

  • 剩余数系统{2n+1,2n+1+1,2n}符号检测设计与优化*
    宽度的仅为保留加法器单元,一个n位比较器单元和一个n位前缀加法器单元,其中进位保留加法器和比较器单元是并行的。实验结果表明,相比于其他剩余数符号检测系统,平均速度提高了约36%,面积相对保留约63%。关键词:剩余数系统;符号检测;VLSI;加法器剩余数系统(RNS)以其特有无权重特性在当前超大规模数字信号处理领域得前所未有的关注[1]。而符号检测在剩余数系统的大小比较,溢出检测等领域起着不可缺少的作用。剩余数系统的符号检测相比权重数系统要复杂得多,剩余数系

    电子器件 2014年4期2014-09-06

  • 高速率低功耗FIR数字滤波器实现
    多常系数乘法中加法器的个数，并通过限制加法器深度来进一步降低高速率约束条件下的实现难度。综合结果表明，该方法可以有效降低硬件的实现面积，适用于高吞吐率低功耗的数字系统设计。FIR数字滤波器;多常数乘法;子项空间技术;加法器深度;ASIC当前在信息处理与通信领域，通信电子产品的低功耗设计和高吞吐率设计已成为研究热点。数字滤波器是各类电子系统中重要的组成部分，从实现的网络结构上可分为有限冲激响应(FIR)滤波器和无限冲激响应(IIR)滤波器。FIR滤波器由于其

    电视技术 2014年23期2014-07-02

  • 基于子项空间技术的低复杂度FIR滤波器实现
    少滤波器实现时加法器的个数[4-8]，从而降低实现复杂度，节省硬件资源。1 子项空间及子项共享图1(a)为FIR滤波器的转置型结构。在这种结构中，输入信号与滤波器的各个常系数h(k)(k=0，1，…，N-1)相乘并送入延时单元，这种操作通常被称为多常数乘法MCM（Multiple Constants Multiplication）问题[9]，可以用移位寄存器和加法器网络来实现。因此，加法器可以进一步分为延迟单元的结构加法器SA(Structural Add

    电子技术应用 2014年6期2014-03-21

  • 超前进位加法器的优化设计
    27)超前进位加法器的优化设计袁 浩1,唐 建1,方 毅2(1.中国科学技术大学电子科学与技术系,安徽合肥230027；2.中国科学技术大学信息科学实验中心,安徽合肥230027)在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA(Carry Look-ahead Adder)块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。

    通信技术 2014年3期2014-02-09

  • 适用于AVS的高性能整像素运动估计硬件设计
    1电路选择进位加法器，进一步缩小了结构面积，提高了处理速度，实现了适用于AVS的高性能整像素运动估计硬件设计。1 AVS运动估计算法1.1 可变块运动估计基于块的运动估计，即找到当前帧的块在参考帧中一定范围内最匹配的块所在的相对位置，这个相对位置称为运动矢量。AVS标准中规定将16×16的宏块进一步划分为 8×16、16×8、8×8 的子块，如图1 所示，这样能够提供更加精确的运动矢量预测。可变块运动估计需要对每个宏块的所有子块进行块匹配，即进行9次计算。

    电子技术应用 2013年1期2013-08-13

  • FPGA低功耗的设计研究*
    L语言设计八位加法器，分析研究不同算法对基于FPGA设计特性的影响。所设计的两种加法器，在QuartusⅡ7.2中基于EPM240F100C5进行了功耗、运行速度、逻辑单元占用等性能的分析。分析与实验结果表明，不同算法会对设计系统的特性产生影响，所设计的并行加法器对FPGA逻辑单元、动态功耗的占用与串行加法器相比占用资源少，功耗低，具有较好的特性。VHDL程序;低功耗;逻辑单元;设计方法1.引言基于FPGA设计的数字系统中，降低FPGA的功耗可带来许多好处

    楚雄师范学院学报 2012年6期2012-11-07

  • 基于FPGA的数字图像匹配
    送到下一个模块加法器中做相应的加法处理运算，而且保证只有等到加法器中完成了对上一组数据的加法运算以后，才可以将ROM模块中的数据读取出来，并且及时地送到加法器的输入端口。为了保证加法器有足够的时间进行加法运算，此处设定的读取数据所消耗的时间为10个时钟。图2是所编写的ROM模块在ROM控制读取模块时下数据读取出来的仿真结果，为了方便起见，此处构建的ROM模块的大小规格是16×8位的，对每个ROM的存储单元所写入的数据分别为：0 1 2 3 4 5 6 7

    电子测试 2012年10期2012-08-07

  • 支持媒体处理的子字绝对值单元设计与实现*
    ，通过扩展原有加法器实现绝对值单元可以使普通的加法器与绝对值单元共享一个计算单元，这样实现绝对值单元的代价是较小的。2 并行前缀加法器原理2.1 加法器原理考虑加法器的进位传播公式［2］:单个进位生成和not kill信号给出如下:公式(1)和(2)的信号可以概括地描述为:在多位组所包括的位z...x范围内，可分成高位组和低位组两个子组，进位生成信号是由两方面决定的:高位子组z….y生成进位信号或者低位子组y-1...x生成进位，而低位子组的生成进位信号不

    微处理机 2012年4期2012-07-25

  • 三值绝热多米诺加法器开关级设计
    [7]。因此，加法器既是数字系统的关键部件也是应用最为广泛的部件之一，加法器的功耗很大程度上决定着整个数字系统的功耗。然而，传统加法器由于电荷是从电源到地一次性的消耗掉，造成了极大的浪费；而采用交流脉冲电源的绝热加法器[8]能够充分回收电路节点中存储的电荷，有效降低电路的功耗。鉴于此，本文将多值逻辑、绝热逻辑与多米诺电路应用到加法器的设计中，以开关-信号理论为指导，提出一种新颖低功耗三值加法器设计方案。该方案首先利用开关-信号理论推导出一位三值绝热多米诺加

    电子与信息学报 2012年10期2012-07-25

  • 基于逻辑结构的超前进位加法器的设计*
    算机处理器中，加法器的速度直接决定了整个电路的速度，为了提高整个电路的速度，需要提高加法器的速度。因此，如何设计更高性能的加法器以满足需要成为设计者必须思考和解决的问题。在了解了半加器和全加器的逻辑公式及构造的基础上，本文引出4位并行的超前进位加法器的设计，再用超前进位链树对16位和32位加法器进行设计，如果将这种方法推导，理论上可以得到并行超前进位的任意位加法器。1 串行进位链串行进位链指的是在并行加法器中的进位信号采用串行的方式进行传递，以4位为例:令

    山西电子技术 2012年4期2012-05-12

  • 关于计算机组成原理实验课安排的研讨
    成原理课程中的加法器为例来说明利用Simulink进行仿真实验的过程。加法器是算术逻辑运算部件的基本单元，因为在两个二进制数据进行算术运算时，无论进行的是加、减、乘、除中的何种运算，最后都将化作若干步相加运算进行。1）半加器图1为1位二进制加法单元示意图，它有3个输入量：操作数Ai、Bi以及低位传来的进位信号Ci-1，有2个输出量：本位和Si和向高位传送的进位信号Ci。加法器有半加器和全加器之分。图1 1位加法单元示意图Fig.1 Diagram of 1

    电子设计工程 2012年9期2012-02-15

  • RSA算法硬件实现的几个关键技术
    ry;进位保留加法器;超前进位加法器RSA算法是当前世界首选的公钥加密算法。目前在美国和欧洲的商务和政务一直使用。著名密码学家Steve Burnett和Stephen Paine在《security official guide to cryp tography》指出:自1977年以来,尽管世界各国的研究人员发明了许多公钥算法,但排在第一位的是仍然是RSA,其次是DH,然后是ECC。大数模幂乘运算是很多公钥密码体制例如RSA的核心运算,它由一系列的模乘运

    河北省科学院学报 2011年1期2011-12-27

  • 不同ALU实现方法的功耗研究
    ［2－3］;②加法器独立结构［4－5］;③树形结构和链式结构［6］。对三类 ALU 结构的详细描述将在文章的第三部分进行。基于三种不同结构，设计了一个8比特的执行加、减运算和逻辑运算的ALU，并且用三种常见的ALU结构分别予以实现。通过对三种ALU结构的比较，结合功耗分析的结果，我们得到了采用复合结构的ALU更有利于低功耗设计的结论。2 ALU设计ALU是一个从寄存器堆、写回总线或者数据存储器取操作数，并对操作数进行处理的单元。ALU的设计主要包括三个方面

    微处理机 2011年4期2011-07-03

  • 一种基于MATLAB及FPGA的FIR低通滤波器的设计与实现
    R滤波器是通过加法器，乘法器和移位器组合而实现的。加法器和乘法器的数量，速度和效率等特性对于滤波器的性能非常重要。在很多应用场合，滤波器都是线性时不变滤波器，也就是带有常系数的滤波器。具有线性相位的FIR滤波器的系数具有中心对称特性，即 h（i）=±h（N-1-i）。 则其输出表达式（1）可以编写成如下形式：由此可见，利用它的对称形式比直接实现少用了一倍的乘法器，大大节省了硬件资源，而且可以提高速度[1]。1.2 参数提取设计指标如下：类型：低通滤波器；B

    电子设计工程 2011年14期2011-03-17

  • 参数化可配置IP核浮点运算器的设计与实现
    通过参数化浮点加法器和参数化浮点乘法器实现，故本设计只重点探讨参数化浮点加法器和参数化乘法器的优化算法和设计技术。2.1 参数化浮点加法器设计浮点加/减法在浮点运算中占有很大的比例,在浮点加法器的设计中，尾数的计算是影响浮点运算性能的关键，而其中进位运算对尾数计算速度影响最大。因此，围绕如何提高浮点运算器的进位产生速度，科研人员在传统串行的行波进位加法器的基础上，提出了一些并行快速产生进位的方法,如:超前进位加法器CLA(Carry Lookahead A

    电子技术应用 2011年4期2011-03-15

  • 基于折叠结构的半带滤波器的设计*
    减少乘法器以及加法器的使用，其结构图如图1所示。图1 转置型FIR滤波器的结构图2 基于折叠结构的半带滤波器的设计2.1 折叠技术的原理半带滤波器用作抽取器使用时，其输出速率为输入速率的一半，即输出速率与系统时钟频率是1∶2的关系，因此可以把转置型的半带滤波器进行折叠，折叠因子为2。为了使得折叠后时序不会出错，我们首先得算出折叠后各结点之间的延迟值，延迟可按照公式3进行计算。其中DF(u→v)指折叠后功能单元u的输出到功能单元v的输入所经过的延时数， N为

    电子器件 2010年1期2010-12-21

  • 一种规整高效的缩1码模2n+1乘法器的VLSI设计
    1码的进位保留加法器树将式（15）中的K+2个操作数减少到两个操作数，然后用一个基于缩 1码的模2n+1加法器获得最终的乘积结果缩1码的进位保留加法器是将三个缩1码的和表示成两个缩1码的和，因此它也是一个缩1码的3：2压缩器，它的硬件实现是将进位保留加法器的最高有效位的进位输出取反后作为进位输出的最低有效位，因此也被称作为取反回转进位加法器。由这种加法器构成的树结构具有很好的规整性，非常适合VLSI的实现。部分积生成电路（PPG）是Booth编码器（BE）

    通信技术 2010年12期2010-09-13

  • 基于差分逻辑的多值加法电路研究
    部件是算术运算加法器,随着人们对这部件速度和精度要求的不断提高,传统的加法器处理速度已无法满足需求,为此特提出以多值电流模电路为基本元件,采用差分逻辑互补电流信号对,使用双轨互补输入以减小延迟,降低信号电压摆幅,提高驱动能力[1],减少互联线和元件数量等的基-2符号数加法器研究。通过引入加减拆分法符号数加法器结构分析,实验电路仿真等大量研究,实现了基-2符号数加法器的电流模高速运算电路设计[2],并在电路的成本、功耗、速度等方面取得了新的进步。1 多值电流

    杭州电子科技大学学报(自然科学版) 2010年5期2010-09-04

  • 系统方程与框图的快速转换
    当框图只有一个加法器时,围绕加法器输出很快可以写出其相应的方程;而当有两个加法器时,必须建立中间变量,并设法消去中间变量,间接得到方程。例1某连续系统框图如图1所示,试写出其微分方程。图1 连续系统例题框图1.1 传统方法1)对于连续系统,选最右端积分器输出为中间变量 x(t);对于离散系统,则选最左端延迟单元输入为中间变量x(k)。以图1为例,中间变量设为x(t)。2)写出各加法器输出信号的方程。输入端:输出端:3)通过复杂代换[1-2]消除中间变量 x

    湖北工程学院学报 2010年3期2010-01-15

  • 单精度浮点加法器的ＦＰＧＡ实现
    实现单精度浮点加法器的设计，通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式，设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程，依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以这里所介绍的单精度浮点加法器具有很强的运算处理能力。关键词：IEEE 754；单精度浮点；加法运算；FPGA中图分类号：TP368.1文献标识码：B文章编号：1004—373X(2009)08—008—03

    现代电子技术 2009年8期2009-06-25

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